1. 项目缘起与整体设计思路PLFM_RADAR 这个名字拆开看就很有意思P 代表 Phased相位LFM 是 Linear Frequency Modulation线性调频合起来就是相位控制线性调频雷达。说白了这是一个用 FPGA 做信号生成与采集、用 STM32 做系统控制与数据调度的相控阵雷达原型系统。我第一次接触这个方向是在做一个多通道收发实验平台的时候当时最大的困惑就是雷达信号链里到底哪些活该交给 FPGA哪些活该交给 STM32后来踩了不少坑才慢慢摸清楚边界。这个项目的核心目标很明确实现一个可编程的相位控制线性调频信号发射与接收系统。发射端需要产生多通道、相位可调的 LFM 信号接收端需要对回波进行高速采样、下变频和初步处理。整个系统涉及的核心技术栈包括 FPGA 高速逻辑设计、高速 ADC/DAC 接口、多端口 DDR 读写、STM32 外设控制以及上下位机通信。为什么选择 FPGA STM32 这个组合这是有实际工程考量的。FPGA 的优势在于并行处理和确定性时序——LFM 信号的相位累加、多通道相位偏移、高速 ADC 数据流的实时处理这些任务对时序要求极高用 MCU 根本跑不动。而 STM32 的优势在于控制逻辑和协议栈——系统状态管理、人机交互、参数配置、数据打包上传这些任务用 FPGA 做反而费劲。两者分工协作各干各擅长的事这是目前雷达原型系统里非常经典的一种架构。从热搜词也能看出来这个项目涉及的知识面很广fpga 高速adc采样、基于fpga的多端口ddr读写程序、fpga的lvds接收、stm32 如何做usb设备、arm/fpga边缘网关等等。这些不是孤立的技术点而是围绕雷达信号处理这条主线串联起来的。我写这篇东西的目的就是把这条线上的关键节点一个个拆开讲清楚让正在做类似项目的朋友少走弯路。适合谁来参考如果你正在做 FPGA 信号处理相关的项目、正在学相控阵雷达原理、或者想了解 FPGA 和 STM32 如何协同工作这篇内容应该能给你一些直接可用的思路。零基础也能看但最好对 Verilog 和 C 语言有一点基本概念。2. 核心细节解析与实操要点2.1 LFM 信号生成的数学原理与 FPGA 实现LFM 信号也就是线性调频信号它的数学表达式是s(t) A * cos(2π * (f0 * t 0.5 * K * t²))其中 f0 是起始频率K 是调频斜率K B/TB 是带宽T 是脉冲宽度。这个公式看起来简单但在 FPGA 里实现的时候有几个关键决策要做。第一个决策用 DDS 还是用相位累加器直接算DDS直接数字频率合成是常规做法用一个相位累加器加一个查找表就能输出正弦波。但 LFM 信号的频率是随时间线性变化的所以相位累加器的增量不能是常数而需要每个时钟周期更新一次。我的做法是用一个二级累加器结构第一级累加器产生频率控制字也就是调频斜率第二级累加器根据频率控制字累加得到相位。这样每个时钟周期相位增量都在变化自然就产生了线性调频效果。具体参数计算举个例子假设系统时钟 100MHz要产生一个带宽 10MHz、脉宽 100μs 的 LFM 信号。调频斜率 K 10MHz / 100μs 10^11 Hz/s。在 100MHz 时钟下每个时钟周期的频率增量 Δf K / f_clk 10^11 / 10^8 1000 Hz。换算成频率控制字如果相位累加器位宽是 32 位那么频率控制字 Δf * 2^32 / f_clk 1000 * 2^32 / 10^8 ≈ 42949。这个值就是第一级累加器每个时钟周期要加的数。第二个决策查找表位宽和精度怎么选查找表位宽直接决定了输出信号的无杂散动态范围SFDR。我实测下来12 位查找表大概能到 70dB 左右的 SFDR14 位能到 85dB 左右。对于雷达应用一般建议至少 12 位如果后端 ADC 是 14 位或 16 位那查找表最好也做到 14 位以上否则量化噪声会成为瓶颈。查找表深度方面用相位累加器的高 12 位去查表就够了低 20 位留给频率分辨率。注意查找表数据最好用 MATLAB 或 Python 生成后导出为 .coe 文件直接在 Verilog 里手写 ROM 初始化数据容易出错。生成的时候记得做归一化处理避免溢出。2.2 多通道相位控制的实现方式相控阵雷达的核心就是相位控制。多个发射通道之间需要保持精确的相位关系通过调整每个通道的相位偏移来实现波束赋形和扫描。在 FPGA 里实现多通道相位控制有几种常见方案。方案一多路 DDS 独立累加。每个通道用一个独立的相位累加器初始相位不同。这种方案最灵活每个通道的相位可以独立编程但资源消耗随通道数线性增长。我试过 8 通道的方案在 Xilinx Artix-7 上大概消耗了 30% 的 DSP 资源。方案二单路 DDS 加相位偏移。用一个公共的 DDS 产生基础信号然后每个通道通过一个相位旋转器CORDIC 或者复数乘法来施加相位偏移。这种方案资源利用率高但相位旋转器本身也有资源开销而且会引入额外的延迟。方案三查表法。预先计算好不同相位偏移下的波形数据存在 ROM 里通过切换 ROM 地址来实现相位控制。这种方案最简单但灵活性差相位分辨率受限于 ROM 深度。我最终选的是方案一和方案二的混合基础 LFM 信号用公共 DDS 产生每个通道的相位偏移用 CORDIC 旋转实现。这样既保证了通道间的一致性又保留了相位编程的灵活性。CORDIC 旋转的精度取决于迭代次数我用了 16 次迭代相位精度大概在 0.005 度左右对于大多数雷达应用足够了。2.3 高速 ADC 接口与 LVDS 接收雷达接收端对 ADC 的要求很高采样率要高通常几十到几百 MHz分辨率要够至少 12 位而且往往是多通道同步采样。高速 ADC 和 FPGA 之间的接口通常用 LVDS低电压差分信号或者 JESD204B。LVDS 接口的实操要点比较多。首先是差分对的引脚分配必须使用 FPGA 的专用差分引脚不能随便用普通 IO。其次是时序约束LVDS 的源同步时钟和数据之间需要做精确的时序约束否则采样窗口会偏移。我在 Vivado 里一般会这样写约束set_input_delay -clock [get_clocks adc_clk] -max 2.5 [get_ports adc_data*] set_input_delay -clock [get_clocks adc_clk] -min 1.0 [get_ports adc_data*]具体数值要根据 ADC 手册和 PCB 走线长度来算。一般来说走线延迟大约是 6ps/mm如果数据线和时钟线长度差 10mm那延迟差就是 60ps这个值要体现在约束里。IDELAY 和 ISERDES 的使用也是关键。Xilinx FPGA 的 IODELAY 原语可以动态调整输入延迟配合 ISERDES 实现高速串并转换。我的经验是先用 IDELAY 做粗调步进约 78ps再用 ISERDES 的 bitslip 功能做细调。调试的时候可以用一个已知的测试图案比如递增计数器来验证数据对齐是否正确。实操心得LVDS 接收调试最头疼的就是数据对齐。我一般会在 FPGA 里加一个简单的误码检测逻辑实时统计接收数据的错误率然后通过调整 IDELAY 值来找到最佳采样点。这个过程可以做成自动扫描省得手动一个个试。2.4 多端口 DDR 读写设计雷达系统里 DDR 的主要作用是缓存 ADC 采样数据和存储波形数据。多端口 DDR 读写的难点在于多个数据源比如多个 ADC 通道需要同时写入 DDR而数据处理模块又需要同时读取这就产生了带宽竞争。我的做法是用AXI 互联矩阵来管理多个主端口对 DDR 的访问。每个 ADC 通道通过一个 AXI Stream 接口把数据送到一个写仲裁器仲裁器再通过一个 AXI Master 接口写入 DDR。读端类似用一个读仲裁器管理多个读请求。仲裁策略用轮询Round-Robin就能满足大多数场景如果某个通道优先级特别高可以改成优先级仲裁。带宽计算很重要。假设 4 个 ADC 通道每个通道 100MSPS、14 位那么总写入带宽 4 × 100M × 14 / 8 700MB/s。DDR3-1600 的理论带宽是 12.8GB/s实际可用带宽大概 60%-70%也就是 7.7-9GB/s。看起来余量很大但要注意 DDR 的读写切换会有额外开销实际有效带宽可能只有理论值的 50% 左右。所以设计时一定要留足余量。FIFO 深度也是个关键参数。FIFO 太浅会导致溢出太深会浪费 BRAM 资源。我的经验公式是FIFO 深度 ≥ 突发长度 × 2 仲裁延迟 × 数据率。比如突发长度 256仲裁延迟 10 个时钟周期数据率 100MSPS那 FIFO 至少需要 256×2 10×100M/100M 522 个条目。实际取 1024 比较稳妥。2.5 STM32 系统控制与 USB 通信STM32 在这个项目里扮演的是系统管家的角色。它负责的事情包括系统上电初始化、FPGA 配置加载、参数配置下发、状态监控、数据打包上传。其中 USB 通信是最常用的上下位机接口。STM32 做 USB 设备我推荐用CDC 类通信设备类因为它最通用上位机不需要装额外驱动直接当串口用就行。用 STM32CubeMX 配置 USB CDC 很方便但有几个坑要注意。第一个坑时钟配置。USB 外设需要精确的 48MHz 时钟。如果用的是 STM32F103USB 时钟来自 PLL而 PLL 的输入是 8MHz 晶振分频系数要算对。我见过不少人因为时钟配置错误导致 USB 枚举失败查了半天以为是代码问题。第二个坑端点缓冲区。USB CDC 的默认端点缓冲区大小可能不够用特别是雷达数据量大的时候。需要在描述符里把端点缓冲区改大同时调整APP_RX_DATA_SIZE和APP_TX_DATA_SIZE这两个宏。第三个坑数据吞吐量。USB Full Speed 的理论带宽是 12Mbps实际有效带宽大概 1MB/s 左右。如果要传雷达原始数据这个带宽肯定不够得用 USB High Speed480Mbps。但 High Speed 需要外接 USB PHY 芯片硬件设计会复杂一些。注意STM32 和 FPGA 之间的通信接口我一般用 SPI 或者 FSMC。SPI 简单但速度慢FSMC 速度快但占用引脚多。如果数据量不大SPI 就够了如果要传大量配置数据建议用 FSMC 并口模式。3. 实操过程与核心环节实现3.1 系统整体架构与数据流先把整个系统的数据流理清楚后面看具体实现才不会迷路。系统分为三个主要部分发射链路、接收链路和控制链路。发射链路的数据流是STM32 通过 SPI 把波形参数起始频率、带宽、脉宽、相位偏移等下发给 FPGA → FPGA 的 DDS 模块根据参数生成多通道 LFM 信号 → 信号经过 DAC 转换成模拟信号 → 经过射频前端放大后发射。接收链路的数据流是天线接收回波 → 射频前端放大滤波 → 高速 ADC 采样 → LVDS 接口送入 FPGA → FPGA 做数字下变频和抽取 → 数据写入 DDR 缓存 → STM32 通过 FSMC 读取 DDR 数据 → 通过 USB 上传到上位机。控制链路是上位机通过 USB 发送控制命令 → STM32 解析命令 → 通过 SPI 配置 FPGA 寄存器 → FPGA 返回状态信息 → STM32 打包后通过 USB 回传上位机。这个架构看起来清晰但实际实现的时候跨时钟域同步是个大问题。ADC 采样时钟、DDR 时钟、SPI 时钟、USB 时钟这些时钟频率各不相同数据在它们之间传递时必须做同步处理。我的做法是对于控制信号用双触发器同步器对于数据流用异步 FIFO。异步 FIFO 的读写指针用格雷码编码避免多比特同时变化导致的亚稳态问题。3.2 FPGA 工程搭建与关键 IP 配置FPGA 工程我用的是 VivadoXilinx 平台如果是 Altera/Intel 平台就用 Quartus。工程结构建议按功能划分模块dds_gen信号生成、adc_interfaceADC 接口、ddr_ctrlDDR 控制、spi_slaveSPI 从机、top顶层。DDS Compiler IP 的配置有几个关键参数。相位位宽我一般设 32 位输出位宽设 14 位匹配 DAC 分辨率。需要注意的是DDS Compiler 默认产生的是固定频率正弦波要做 LFM 需要把相位增量端口暴露出来由外部逻辑动态更新。在 IP 配置界面里勾选 Phase Increment Programmability 为 Streaming 模式这样每个时钟周期都可以更新频率控制字。AXI DDR 控制器的配置相对标准化但有几个参数要根据实际硬件调整。DDR 型号、数据位宽、时序参数tRCD、tRP、tRAS 等必须和硬件手册一致。我一般先用 Memory Interface GeneratorMIG生成一个标准配置然后在上面做修改。MIG 生成的示例设计里有一个流量生成器可以用来验证 DDR 读写是否正常。时钟管理用 MMCM 或 PLL 实现。系统需要一个 100MHz 的主时钟、一个与 ADC 采样率匹配的时钟、一个 DDR 参考时钟。注意 MMCM 的输出时钟和输入时钟之间有固定的相位关系如果要做源同步接口需要用 MMCM 的相位偏移功能来调整时钟相位。3.3 LFM 信号生成的 Verilog 实现下面是我实际用的 LFM 信号生成模块的核心代码简化版module lfm_gen ( input wire clk, input wire rst_n, input wire start, input wire [31:0] freq_start, // 起始频率控制字 input wire [31:0] freq_step, // 频率步进控制字 input wire [15:0] pulse_len, // 脉冲长度时钟周期数 output reg [13:0] dac_data, output reg dac_valid ); reg [31:0] phase_acc; // 相位累加器 reg [31:0] freq_acc; // 频率累加器 reg [15:0] cnt; // 脉冲计数器 reg running; // 频率累加器每个时钟周期增加 freq_step always (posedge clk or negedge rst_n) begin if (!rst_n) freq_acc 32d0; else if (start) freq_acc freq_start; else if (running) freq_acc freq_acc freq_step; end // 相位累加器每个时钟周期增加 freq_acc always (posedge clk or negedge rst_n) begin if (!rst_n) phase_acc 32d0; else if (start) phase_acc 32d0; else if (running) phase_acc phase_acc freq_acc; end // 脉冲计数 always (posedge clk or negedge rst_n) begin if (!rst_n) begin cnt 16d0; running 1b0; end else if (start) begin cnt 16d0; running 1b1; end else if (running) begin if (cnt pulse_len - 1) begin running 1b0; cnt 16d0; end else begin cnt cnt 16d1; end end end // 查找表实际项目中用 ROM IP 替代 wire [11:0] lut_addr phase_acc[31:20]; reg [13:0] sin_lut [0:4095]; always (posedge clk) begin dac_data sin_lut[lut_addr]; dac_valid running; end endmodule这段代码的关键点在于两级累加器结构。第一级freq_acc每个时钟周期增加freq_step产生线性变化的频率控制字第二级phase_acc根据freq_acc累加产生相位。查找表用相位累加器的高 12 位寻址输出 14 位正弦波数据。参数计算方面假设系统时钟 100MHz要产生起始频率 1MHz、带宽 10MHz、脉宽 100μs 的 LFM 信号起始频率控制字 1MHz × 2^32 / 100MHz 42949673终止频率控制字 11MHz × 2^32 / 100MHz 472446403频率步进 (472446403 - 42949673) / (100μs × 100MHz) 429496730 / 10000 42950脉冲长度 100μs × 100MHz 10000这些参数由 STM32 计算好后通过 SPI 写入 FPGA 寄存器。3.4 STM32 控制程序的关键实现STM32 端的程序用 HAL 库开发主要包含三个任务SPI 配置 FPGA、USB 数据通信、系统状态监控。我用 FreeRTOS 做任务调度每个任务独立运行通过队列和信号量通信。SPI 配置 FPGA 的代码大概长这样void FPGA_WriteReg(uint16_t addr, uint32_t data) { uint8_t tx_buf[6]; tx_buf[0] (addr 8) 0xFF; tx_buf[1] addr 0xFF; tx_buf[2] (data 24) 0xFF; tx_buf[3] (data 16) 0xFF; tx_buf[4] (data 8) 0xFF; tx_buf[5] data 0xFF; HAL_GPIO_WritePin(FPGA_CS_GPIO_Port, FPGA_CS_Pin, GPIO_PIN_RESET); HAL_SPI_Transmit(hspi1, tx_buf, 6, 100); HAL_GPIO_WritePin(FPGA_CS_GPIO_Port, FPGA_CS_Pin, GPIO_PIN_SET); }USB CDC 的收发用回调函数处理static int8_t CDC_Receive_FS(uint8_t* Buf, uint32_t *Len) { // 把接收到的命令放入队列由命令解析任务处理 osMessageQueuePut(cmd_queue, Buf, 0, 0); USBD_CDC_SetRxBuffer(hUsbDeviceFS, Buf[0]); USBD_CDC_ReceivePacket(hUsbDeviceFS); return (USBD_OK); }命令解析任务从队列里取命令解析后调用FPGA_WriteReg配置 FPGA或者启动数据采集流程。实操心得STM32 和 FPGA 之间的 SPI 通信建议加一个简单的握手协议。STM32 发完命令后读一个状态寄存器确认 FPGA 已经执行完毕。我一开始没加这个结果发现有些配置没生效查了好久才发现是 SPI 时钟太快FPGA 还没处理完下一条命令就来了。3.5 系统联调与性能测试联调阶段我一般分三步走先通后优再测。第一步通确保每个模块单独工作正常。DDS 能输出正确的 LFM 波形用示波器看ADC 能正确采集数据用已知信号源测试DDR 能正常读写用测试图案验证USB 能正常通信用串口助手看数据。第二步优优化各模块性能。调整 DDS 查找表精度改善 SFDR调整 IDELAY 值优化 ADC 采样窗口调整 FIFO 深度和仲裁策略提高 DDR 带宽利用率。第三步测系统级测试。发射一个已知的 LFM 信号接收回波测量系统的距离分辨率和速度分辨率。距离分辨率 ΔR c / (2B)其中 c 是光速B 是带宽。如果带宽 10MHz那距离分辨率就是 15 米。速度分辨率 Δv λ / (2T)其中 λ 是波长T 是相干处理时间。测试的时候我习惯用MATLAB 做数据分析。把 FPGA 采集的原始数据通过 USB 传到电脑用 MATLAB 做脉冲压缩、FFT 等处理直观地看结果。这样比在 FPGA 里做在线处理再观察要方便得多。4. 常见问题与排查技巧实录4.1 FPGA 端常见问题问题一DDS 输出波形失真严重。排查思路先看查找表数据是否正确用 Vivado 的 ILA 抓一下dac_data信号看波形是否为正弦。如果查找表没问题检查相位累加器是否溢出。32 位相位累加器在频率控制字较大时会快速溢出这是正常的但如果溢出逻辑写错会导致相位跳变。另外检查 DAC 的时钟和数据是否对齐建立保持时间是否满足。问题二ADC 采样数据错位。这是 LVDS 接口最常见的问题。排查步骤先用一个已知的测试图案比如 ADC 内部自带的测试模式验证数据对齐。如果数据错位调整 IDELAY 值每次调整一个步进约 78ps观察误码率变化。找到误码率最低的 IDELAY 值后再微调 ISERDES 的 bitslip。我一般会写一个自动扫描的状态机自动找到最佳 IDELAY 值。问题三DDR 读写带宽不达标。先确认 DDR 控制器配置是否正确特别是时序参数。然后用 MIG 自带的流量生成器测一下纯读写带宽如果这个都不达标说明是 DDR 配置问题。如果纯读写达标但实际应用不达标那就是仲裁策略或 FIFO 深度的问题。可以增加 FIFO 深度或者优化仲裁算法减少读写切换次数。问题四时序不收敛。这是 FPGA 开发的老大难问题。我的经验是先看时序报告找到关键路径。如果是逻辑级数太多插入流水线寄存器如果是布线延迟太大调整布局约束如果是时钟偏斜检查时钟树约束。实在不行就降低时钟频率但要注意系统性能是否满足要求。4.2 STM32 端常见问题问题一USB 枚举失败。先检查硬件USB 差分线是否等长阻抗是否匹配90 欧姆差分。然后检查软件时钟配置是否正确USB 需要精确 48MHz描述符是否正确端点缓冲区是否足够。用 USB 分析仪抓包是最直接的排查方法可以看到枚举过程在哪一步失败。问题二SPI 通信不稳定。SPI 时钟太快是常见原因。STM32 的 SPI 时钟最高可以到系统时钟的一半但 FPGA 端的 SPI 从机逻辑可能跑不了那么快。建议先用低速比如 1MHz验证通信正常再逐步提高时钟频率找到稳定工作的最高频率。另外注意 SPI 的 CPOL 和 CPHA 设置要和 FPGA 端一致。问题三STM32 程序跑飞。雷达系统里 STM32 要处理的事情很多中断嵌套、DMA 传输、USB 通信同时进行很容易出现资源竞争。我的做法是关键代码段加临界区保护DMA 缓冲区用双缓冲机制中断优先级合理分配。另外建议开启看门狗程序跑飞时能自动复位。4.3 系统级常见问题问题一发射信号和接收信号不同步。这是系统级问题涉及多个时钟域。排查方法在 FPGA 里加一个同步信号发生器发射和接收同时触发用示波器观察两路信号的时序关系。如果不同步检查触发信号的跨时钟域同步逻辑。问题二数据吞吐量不够。先定位瓶颈在哪是 ADC 采样率不够还是 DDR 带宽不够还是 USB 传输速度不够。用分段测试的方法在每个环节加计数器统计实际数据率。找到瓶颈后针对性优化。问题三系统发热严重。FPGA 和 STM32 全速运行时功耗不小特别是 FPGA 的高速收发器和 DDR 控制器。检查散热设计是否合理必要时加散热片或风扇。另外可以在软件上做优化比如降低不必要模块的时钟频率或者用时钟门控关闭空闲模块。4.4 常见问题速查表问题现象可能原因排查方法解决方案DDS 输出失真查找表数据错误ILA 抓波形重新生成查找表ADC 数据错位IDELAY 值不对误码率扫描调整 IDELAYDDR 带宽不足仲裁策略不佳流量生成器测试优化仲裁算法USB 枚举失败时钟配置错误USB 分析仪抓包修正时钟配置SPI 通信不稳定时钟太快降速测试降低 SPI 时钟系统不同步跨时钟域问题示波器观察加同步逻辑时序不收敛关键路径太长时序报告插入流水线发热严重功耗过高功耗分析优化散热设计5. 工具选型与开发环境搭建5.1 FPGA 开发工具链FPGA 开发工具主要看用的是哪家芯片。Xilinx 平台用 VivadoIntel/Altera 平台用 Quartus国产安路 FPGA 用 Tang Dynasty。我主要用 Vivado版本建议用 2020.2 或更新的 LTS 版本稳定性比较好。Vivado 工程创建的时候器件型号一定要选对。选错了后面改起来很麻烦。工程结构建议按功能分目录src放 Verilog 源码ip放 IP 核constraints放约束文件sim放仿真文件。仿真工具用 Vivado 自带的 Simulator 就够了如果要做更复杂的验证可以用 ModelSim 或 VCS。Testbench 的写法很关键我一般会写一个自动化的测试平台能自动生成激励、自动检查结果、自动报告错误。5.2 STM32 开发环境STM32 开发用 STM32CubeIDE 或者 Keil MDK。CubeIDE 免费而且和 CubeMX 集成得很好配置外设很方便。Keil 的编译器优化更好代码效率高一些但需要付费。如果用 VSCode 开发 STM32需要装 Cortex-Debug 插件配置launch.json和tasks.json。调试器用 ST-Link 或者 J-Link。VSCode 的好处是编辑体验好代码补全和跳转都很流畅但配置起来比 CubeIDE 麻烦一些。实操心得STM32CubeMX 生成的代码框架很好用但不要完全依赖它。有些外设的初始化代码 CubeMX 生成的效率不高建议在它的基础上手动优化。另外CubeMX 升级版本后生成的代码可能有变化升级前记得备份工程。5.3 调试工具与仪器雷达系统调试离不开仪器。必备的仪器包括示波器看波形和时序、频谱仪看信号频谱、信号源产生测试信号、逻辑分析仪抓数字信号。示波器建议用带宽至少 500MHz 的因为 LFM 信号的带宽可能到几十 MHz带宽不够会看不到细节。频谱仪用来验证发射信号的频谱纯度看是否有杂散。信号源用来产生已知的测试信号验证接收链路是否正常。逻辑分析仪在调试 SPI、USB 等数字接口时特别有用。我用的是一款 16 通道、100MHz 采样率的逻辑分析仪价格不贵但很实用。抓到的数据可以用配套软件分析也可以导出后用 Python 处理。6. 项目扩展与进阶方向6.1 从单通道到多通道相控阵PLFM_RADAR 目前是单通道或者少通道的版本如果要扩展到真正的相控阵需要增加通道数。通道数增加带来的挑战主要是资源消耗和同步精度。资源方面每个通道需要独立的 DDS、相位旋转器、DAC 接口。8 通道的系统在中等规模 FPGA 上还能放下16 通道就需要更大规模的芯片了。同步方面多通道之间的相位一致性要求很高通常需要做通道间校准。校准的方法是在发射端加一个已知的参考信号接收端测量各通道的相位差然后在数字域补偿。6.2 加入脉冲压缩和动目标检测目前的系统主要是信号生成和采集后续可以在 FPGA 里加入脉冲压缩和动目标检测MTD处理。脉冲压缩用匹配滤波器实现本质上是发射信号和接收信号的卷积。在 FPGA 里可以用 FFT 做频域乘法来实现效率更高。MTD 用多普勒滤波器组实现对多个脉冲的回波做 FFT得到距离-多普勒二维图。这部分处理量比较大需要在 FPGA 里做流水线设计或者用 DSP 芯片辅助处理。6.3 基于 ARMFPGA 的边缘计算架构热搜词里提到了arm/fpga边缘网关这其实是一个很好的扩展方向。把雷达系统做成一个边缘计算节点FPGA 负责实时信号处理ARM 负责上层应用和网络通信。这样雷达系统就可以独立工作不需要一直连着电脑。ARM 端可以跑 Linux 系统用 Python 或 C 开发应用程序。FPGA 和 ARM 之间通过 AXI 总线或者高速串口通信。这种架构在工业检测、安防监控等领域很有应用前景。6.4 系统性能优化经验最后分享几个我在实际项目中总结的性能优化经验。第一时钟频率不是越高越好。提高时钟频率会增加功耗和时序收敛难度而且很多模块的性能瓶颈不在时钟频率上。我一般会先分析系统的性能瓶颈在哪如果瓶颈在 DDR 带宽那提高 FPGA 时钟频率也没用。第二资源利用率要留余量。FPGA 的资源利用率建议控制在 70% 以下否则布局布线会很困难时序也很难收敛。如果资源不够用优先考虑优化算法而不是换更大的芯片。第三测试要自动化。雷达系统的测试用例很多手动测试效率太低。我一般会写 Python 脚本自动控制仪器、自动采集数据、自动分析结果。这样每次修改代码后可以快速回归测试确保没有引入新问题。第四文档要随时写。雷达系统涉及的知识面很广过几个月再看自己的代码可能就忘了当初为什么这么设计。我习惯在代码里写详细的注释另外维护一个设计文档记录关键决策和参数计算过程。这个项目后续还可以往认知雷达方向发展根据环境自适应调整发射波形和接收参数。也可以往MIMO 雷达方向发展用多个发射和接收通道实现更高的角度分辨率。这些方向都需要在现有基础上做不少扩展但核心的 FPGASTM32 架构是不变的。