开门见山说一句如果你和多年前我第一次见到FPGA开发板时一样愣在那块插满引脚、写着FPGA字样的小板上完全不知从何下手那么这篇长文就是写给你的。FPGA全称Field Programmable Gate Array现场可编程门阵列本质就是一块“可以重新配置内部硬件电路”的数字芯片。CPU是靠执行指令来干活FPGA是直接把电路“画”进芯片里干活。这个区别决定了它特别适合做并行处理、高速接口、精密时序控制以及各种“市面上买不到现成芯片”的专用逻辑。做图像处理、频率测量、信号发生器、TDC时间测量、LVDS/MIPI高速收发、实现ISP算法加速这些热词背后基本都离不开FPGA的底层逻辑。这篇文章我是以一个做了多个FPGA项目、踩过不少坑的工程师视角来写的尽量把底层原理、开发流程、实用案例和学习路线都讲细。不管是刚入门的新手还是想做竞赛选题、项目复现的进阶玩家都可以参考。1. FPGA到底是什么从一个“万能积木”说起1.1 那年那月FPGA的诞生逻辑FPGA的思想其实可以追溯到上世纪80年代中期。当时芯片设计领域有一个痛点ASIC专用集成电路一旦流片就锁死了改一个逻辑错误意味着重新投片周期以几个月为单位费用动辄几十万人民币往上走。为了在“定制芯片”和“通用处理器”之间找一条中间路线人们想到了“现场可编程”——把芯片内部的逻辑电路做成可配置的让用户通过配置文件决定每个单元做什么、单元之间怎么连接。这就是FPGA的起源它不是一种省成本的手段恰恰是一种灵活性优先的手段。第一片商业FPGA的逻辑资源今天看起来相当寒酸只有几十个逻辑块但“可重构”这三个字彻底改变了数字系统的设计方式。今天你去查主流FPGA芯片会发现内部已经有几十万个逻辑单元内部还集成了乘法器、块内存、高速收发器甚至硬化了CPU核一两颗芯片就能撑起一套完整的嵌入式系统。1.2 FPGA和CPU、GPU、ASIC到底差在哪里很多人老是问FPGA能做的事CPUGPU不也能做吗答案是能做但走的路完全不同。CPU核心的价值是“通用指令流”。它把任务拆成一条条指令顺序执行擅长复杂的控制逻辑和操作系统级业务。缺点是处理重复、并行、有严格时序要求的数据流时瓶颈明显。GPU是“大规模并行计算”它内部有上千个计算核心特别适合矩阵乘法、渲染、训练推理这类可高度并行的大批量数值计算但你没法用GPU实现一路工业相机采图然后精确控时的信号链它的架构是固定的适合跑算法不适合跑协议时序。FPGA的特长在于“硬件并行且可定制”。你写一个模块处理图像左边缘同时写另一个模块处理右通道数据它们在同一时钟沿到来时同时工作互不抢资源。时序方面你能精确到纳秒级因为所有操作都在确定的时钟域里。ASIC能把某一种功能做到极致功耗和性能但开发成本高、周期长、不能改。FPGA牺牲了一点性能和成本换来的是几周到几个月就能完成原型开发产品后期还能在线升级逻辑。很多量产芯片的第一步验证都是用FPGA搭原型平台跑的。2. 拆开FPGA看内部那些必须搞明白的硬件资源2.1 最底层的可编程逻辑单元LUT和触发器要理解FPGA不能只看书名必须拆开看内部最核心的两个基本单元查找表LUT和触发器FF。LUT的英文全称是Look-Up Table实现方式简单粗暴提前把所有可能输入对应的输出结果计算好存进一张小表格。假设一个LUT有4个输入那么它内部就有2^416个bit存储位输出其实就是根据这4个输入组合查表查出来的。这种设计的好处是任意4输入的逻辑函数都能用LUT实现与逻辑、或逻辑、异或、复杂编码都可以变成查表操作。今天的主流FPGA普遍用6输入LUT甚至支持拆成两个5输入LUT灵活性非常高。触发器的作用是记忆一个bit。数字系统之所以能形成“状态”就是靠着数以万计的触发器在时钟边沿到来时同时锁存数据。一个CLB可配置逻辑块里通常包含几个LUT、几个FF外加一些多路选择器和进位逻辑。这里的进位逻辑很多人容易忽略但它对加法器、计数器和TDC时间测量都至关重要后面我会专门展开讲。2.2 不止逻辑BRAM、DSP、IO与时钟资源很多人学FPGA时有个误区以为逻辑资源就是一切。实际上一个完整的大型FPGA设计内存、乘法器、IO和时钟资源往往才是瓶颈所在。BRAM块式RAM是FPGA内部的存储单元Xilinx叫BRAMIntel叫M9K/M20K国产安路也有自己的存储块。它真实存在的意义是你不能总是用LUT拼寄存器去存储大量数据那样既浪费资源又跑不高。一帧720p图像的像素数据、一根FIFO缓存、一个查表用的正弦表全部都适合放在BRAM里。需要注意BRAM的端口宽度、容量上限以及读写冲突处理跨时钟域读写时一般要配置成异步FIFO模式。DSP切片是FPGA里的硬核乘法器一般包含预加器、乘法器和累加器。做数字滤波器、图像卷积、FFT时会大量用到。我做过一个Sobel边缘检测系统3x3窗口卷积运算如果用LUT拼乘法器资源消耗会非常难看换成DSP切片后资源占用立刻降了一个数量级。IO方面FPGA的引脚被分成许多bank每个bank可以配置不同的电平标准比如LVCMOS33、LVCMOS18、LVDS、HSTL等。热词里提到的“IO口支持Hysteresis Input Mode”指的是输入带迟滞比较功能比普通输入状态切换有更大的回差电压用来抑制缓慢变化信号带来的抖动。比如接一个慢速按键或者长线传输而来的半电平信号打开迟滞模式往往能解决很多莫名其妙的误触发问题。时钟资源同样是命根子。FPGA内部有专门的时钟管理模块PLL/MMCM有全局时钟缓冲器BUFG和全局时钟网络。你把一个引脚时钟信号直接引到内部逻辑上布线延迟可能导致时序不收敛正确做法是使用全局时钟网络让同一时钟到所有触发器的传播延迟尽量一致。2.3 厂商差异与器件选型常识市面上的FPGA主要分几个阵营。Xilinx被AMD收购后现在叫AMD FPGA主流有Spartan系列和Artix系列开发软件是VivadoIntel原Altera是Cyclone系列和MAX系列开发软件是QuartusLattice主打低功耗常见于CMOS接口转换和消费电子主板国产阵营近年起来了安路、紫光同创、高云等都有不错的中小规模器件由于供货和本地技术支持优势许多公司和竞赛项目都在转用。选型时不必盲目追求高档。我见过很多人拿一块高档Kintex开发板跑LED流水灯这纯粹是资源浪费。入门选廉价的低端器件完全够用做图像处理需要考虑BRAM容量和DSP数量做高速接口至少需要器件自带专用的收发器而不仅仅是普通IO。一句话选型不是越大越好而是看资源匹配度和开发工具成熟度。3. FPGA开发全流程从RTL到上板的每一步3.1 设计输入用Verilog、VHDL还是高等级语言FPGA设计的起点是描述电路。第一选择是硬件描述语言Verilog和VHDL在业界使用最广。Verilog语法更接近C语言上手容易绝大多数开源工程和教程都采用Verilog。VHDL的强类型系统让大型团队里的代码更严谨但初学者会觉得啰嗦。两个都不必焦虑学会一个另一个只是查语法表的事。现在HLS高等级综合也挑起来了。用C/C直接描述算法然后综合成RTL对于纯算法型任务确实能提高开发效率但如果你做的是接口时序、状态机控制或者精确时钟操作HLS帮不上太多忙。我的经验是算法密集型模块可以用HLS做原型底层接口模块依然老老实实写Verilog。描述电路时有两个基本功必须刻意练习一是把复杂状态机画成状态转移图再写代码二是把数据通路模块化让每个模块尽量只是“输入信号逻辑输出信号”的干净结构。我见过大量代码把状态机和数据运算、时序控制全部堆在一个always块里最后改一个参数牵扯全盘重写这种风格在FPGA项目里非常致命。3.2 仿真不是可选项而是必选项很多初学者在写模拟器里“Run Behavioral Simulation”的时候只是走过场比如说简单看几个波形就以为功能正确。其实仿真是整个FPGA开发流程里性价比最高的调试手段因为它能观察任意内部信号而板级调试只能看到为数不多的引脚和内部逻辑分析仪采样点。仿真分行为仿真和时序仿真。行为仿真只看功能不关心芯片内部布线延迟速度快。时序仿真是综合布线后把延迟文件回注到电路模型能模拟出真实芯片的时序行为一般用来定位建立保持时间违例的问题。实际操作中我习惯在每个顶层下的子模块都配套写一个testbench关键输入信号用任务封装成函数这样改参数后重新回归也方便。仿真的一个常见误区是初始值问题。在仿真环境里某个信号没有初始化时可能会出现出现但上板后芯片里的寄存器不一定有这样的样子power-on复位之后所有寄存器默认是0。合理做法是让复位逻辑在仿真中驱动一段复位脉冲而不是依赖仿真器的初始值。3.3 综合、实现与时序收敛仿真通过后就要把Verilog代码交给综合工具转成由LUT、FF、DSP、BRAM组成的门级网表。综合阶段要注意你在源码里写的“always”能不能被综合成实际电路很多语法只能用于仿真而不可综合。比如initial语句、延时控制#10、循环次数动态变化的for综合器要么忽略要么直接报错。综合完成后就是实现包括布置和布线。布局布线决定整个设计运行的最高时钟频率。这里最核心的概念叫“时序收敛”每一个触发器从时钟沿到下一个时钟沿之间组合逻辑路径延迟必须小于时钟周期减去建立时间。如果某个路径延迟太长工具就会报告设置时序违例。我常用建议是一开始就要写好时钟约束文件XDC/SDC把主时钟频率、输入输出延时、异步跨时钟域的约束都写明白。不要等到布局布线后工具丢出一堆violation才想着乱补中间寄存器和多打一拍。先约束后实现比后期调板子省事得多。3.4 下载调试JTAG、QSPI与在线逻辑分析仪设计完成的最终产物是比特流或者配置文件。开发阶段我们常用JTAG接口把配置文件直接下载到SRAM里断电即失方便反复改。如果你希望设备上电自启动必须把配置写入外部非易失存储器常见的就是QSPI Flash。这就涉及到热词里说的“FPGA实现串口升级QSPI”用串口接收新固件写入外部闪存再触发重配置让FPGA加载新逻辑。合理的设计要考虑固件校验、双备份、失败回滚不然升级到一半写坏一片Flash现场就只能拆壳上JTAG了。板级调试时内嵌逻辑分析仪是救命的工具。Vivado的ILA和Quartus的SignalTap都使用片上BRAM保存触发前后的信号波形不会占用多余引脚。我习惯把关键状态机状态值、计数器和接口的读写信号全部引出来触发条件设置成关键事件比如FIFO满信号上升沿抓完波形再做分析。很多时候仿真里没出现的问题抓一次板级波形就知道卡在哪里了。4. 高频功能场景拆解这些热门项目究竟怎么做4.1 基于进位链的TDC时间测量热词里“使用FPGA进位链TDC测量时间”是比较硬核的玩法。TDC是时间数字转换器作用是把两路信号之间的时间间隔量化为多个数字码字。FPGA中的进位链本质上是一长串快速进位逻辑信号经过每一级进位单元都会产生极小的传播延迟通常几十皮秒到一两百皮秒。如果让START信号传播进位链用STOP信号作为采样时钟就能把START走过的每一级进位状态锁存下来再用加法树统计“1转0”的位置就能换算出时间差。实现时首先要做好延迟对齐和校准。不同温度和电压下进位链每一级的延迟会漂移需要设计固定的测试脉冲做码密度校准。其次进位链走线宽度有限必须约束在器件内部特定区域不能放任布线工具摆放。实际操作时我建议先用“差分法”或者“简单平均值法”熟悉原理再做亚皮秒精度的码密度校准。TDC常见的用途包括激光测距、正电子探测、超声波传感器时间测量这些项目都特别适合FPGA竞赛因为它既是硬件接口问题又是算法问题还很容易在答辩时讲出精度对比数据。4.2 图像处理与ISP算法加速FPGA做图像处理是热词中出现频率最高的方向。原因很简单图像数据是高速、逐像素流的一颗普通MCU用中断去处理每个像素往往忙不过来FPGA却能以流水线方式一边接收数据一边实时输出结果。以“基于FPGA的图像边缘检测系统”为例最经典的实现是用Sobel算子三行缓冲把图像开成一个3x3窗口两个卷积方向用加法和乘法计算出梯度幅值超过阈值就判为边缘。三行缓冲的实现就要用到BRAM组成的移位寄存器窗口数据要用寄存器组缓存整个流水线结构非常清晰。把综合时钟跑到100MHz以上处理1080p60实时视频没有太大压力。再往上走就是ISP算法加速比如“国产安路FPGA实现图像ISP算法优化纯Verilog”这种项目。ISP要处理去马赛克、坏点校正、自动白平衡、去噪、Gamma校正、色彩空间转换等。FPGA的难点在于把算法转成硬件流水比如自动白平衡需要统计整帧的最大最小亮度这就要设计一个统计模块在逐像素流入时持续累加帧间隙再计算修正参数。纯Verilog实现的好处是可以精确控制每一拍但开发量显然比调用IP大不少。建议新手先从边缘检测这类单点算法入手再尝试滤波类、再到完整ISP链路。4.3 高速接口LVDS、MIPI和串口收发接口是FPGA的看家本领。“FPGA的LVDS接收”这类需求来自摄像头、屏幕、ADC采集。LVDS是低压差分信号一对信号线一起传输一个数据流抗干扰强。要在FPGA接收LVDS需要将IO bank配置成LVDS电平标准分配差分引脚再用专用解串器把一路串行数据变成多路并行数据。具体方法是用内建的ISERDESE2或类似原语把高速时钟和串行数据送入两个时钟沿都采样得到双倍数据产生。如果没有专用硬件用普通IO加低速逻辑去接收LVDS往往非常痛苦很考验位置约束和时序约束。MIPI则是摄像头、屏幕领域绕不开的接口。它包含时钟差分对和多条数据差分对还带有基本的电平、时序协议。在FPGA里实现MIPI D-PHY接收重点是用DDR采样时钟域来采集数据再按协议解析包结构处理错误位和行数据。对新手来说最大坑在于高速信号必须使用正确的IO电平与阻抗端接还要有详细的引脚约束不是拿到原理图随便选个引脚就能跑通。串口是入门级别但常用到极致的低速接口。“FPGA实现串口发送ASCII字符串”这类练习几乎是必经之路。实现UART发送就是生成一个波特率分频计数按位依次拉低起始位、发送数据位和停止位。难点并不是发送本身而是做一套可靠的命令解析协议。比如结合HC05蓝牙模块通过UART收发指令FPGA核心建立一个状态机解析ASCII指令再去控制外设或上报数据。简单串口项目做完后一定要改成接收不定长数据或带校验的格式帧否则实际项目里用不起来。4.4 信号发生器、频率测量与通信外设FPGA做信号发生器一般用的是DDS直接数字频率合成方案。一个相位累加器每个时钟步进去一个频率控制字累加结果的高位作为ROM查表地址ROM里存一个周期正弦波采样点输出经DAC还原成模拟信号。相位累加器的位宽越大频率分辨率越高。例如100MHz系统时钟下用32位累加器频率分辨率大约就是100MHz除以2^32约0.023Hz。把这个原理延伸还能生成任意波形。热词里的“FPGA信号发生器ego1”就是用一款入门开发板做基础DDS信号发生器关键是要设计好按键扫描、数码管显示和调频调幅的用户交互状态机。频率测量则从“最简单的记录”一路做到精确测频。基础做法是闸门时间内计数脉冲数但普通计数器测量存在一个闸门周期无法与待测信号同步的问题。改进成等精度测频后用两个计数器分别测待测信号周期个数和标准时钟周期个数基本消除了±1个待测周期带来的相对误差尤其适合测低频和高频混合信号。这个项目做熟后你会对“计数永远是有限资源累加位宽要提前设计好”有极其深刻的理解。FPGA控制蓝牙HC05这类通信外设重点不在蓝牙本身而在UART命令帧设计、数据处理的双缓冲机制和状态超时处理。项目里常碰到的问题是蓝牙发来一个长帧FPGA接收模块还在逐字节接收时主状态机已经开始处理不完整的数据。正确做法是接收模块把完整帧存进环形缓冲或FIFO同时维护一个“帧结束”信号主状态机看到帧结束后再去读取解析。这个思想适用于几乎所有通信类FPGA设计。5. 从入门到实战学习路线、开发板与工具怎么选5.1 入门路线图别一步跨进沟里很多新手在群里问“怎么学FPGA”我的回答永远先绕开语言本身先补数字逻辑基础。触发器的建立保持时间、组合逻辑竞争冒险、状态机的设计方法这些都不是Verilog的语法问题。没有这些底子你写出的代码综合之后你自己都看不懂更别说调试。路线大致分四步。第一步用仿真软件配合写简单组合逻辑和时序逻辑比如加法器、计数器、分频器跑行为仿真。第二步做经典小项目UART、SPI、LED点阵、数码管动态显示。第三步开始碰状态复杂的小型系统比如键控计数器、数字钟、按键消抖和状态机整合。第四步才进入图像处理、高速接口、测频测时这一类偏算法和物理层的项目。切记不要一开始就上Sobel边缘检测或者MIPI接收那是在跟自己的信心过不去。学习过程中一定要练习阅读官方文档。FPGA的官方手册虽然厚但实例、参数和IP使用说明最权威。常见坑是网上随便搜的教程匹配的芯片型号、工具版本和你手上的不一致最后照着做还编译不过。拿到一块开发板先把它的原理图、引脚约束文件、官方例程全部打开反复对照芯片手册看这是最快的入门路径。5.2 开发板与芯片怎么选开发板选择有一条通用原则够用就好外设丰富比芯片高端更重要。入门阶段不需要一颗Zynq芯片一块Artix-7或者安路的低端芯片就够。市面上的“黑金FPGA”是比较经典的开发板品牌配套教程完整、例程丰富新手跟着练比较容易。国产安路的开发板和配套例程这几年进步很快尤其是图像ISP方向的参考设计越来越成熟值得关注。选板时看四个核心配置FPGA芯片型号和逻辑资源量、板载JTAG下载器、外部Flash容量、常用外设按键、LED、数码管、UART、DAC/ADC、HDMI/LVDS接口。对于做图像项目的人最好确认开发板上是否有现成的摄像头接口和HDMI输出接口做信号处理项目的要留意有无高速DAC/ADC。引脚约束这种方式全排好直接用免费例程能启动可以节省大量编写接口代码的时间。5.3 项目从哪来竞赛选题、开源仓库与工程复现很多人学到一半卡在没有项目练手。第一个项目来源是竞赛比如FPGA创新设计大赛、电子设计竞赛中的FPGA赛题出题方向紧扣当前热点而且有清晰验收指标。竞赛题目往往综合了接口、算法和系统设计做完一个从功利角度学的速度最快。第二来源是开源仓库与“复现”路径。GitHub上搜索FPGA和关键词能找到许多数字滤波器的Matlab与FPGA实现参考工程滤波器系数用Matlab算出后量化再在FPGA里实现乘法累加流水结构。复现时建议不要直接整个工程拉下来一边编译一边不明来由先看readme了解顶层架构再抓每个模块的输入输出关系逐个模块仿真通过后再拼顶层这样才能算是真正掌握了工程。第三来源是“自己造轮子”把热词里的需求换个应用场景。你已经会串口发送ASCII那就改成带校验的升级协议你会Sobel边缘检测那就把多帧差分运动目标检测加进去你学会了DDS信号发生器那就加一个幅度键控和频移键控调制功能出来。围绕一个基础模块不断叠加慢慢就形成了自己的FPGA作品集。6. 避坑指南我踩过的那几个FPGA大坑6.1 仿真好好的一上板就返工第一个大坑是“仿真通过但上板后不工作”。常见原因有四类。一是时钟初始化问题仿真时clk是手动reg驱动上板后时钟可能来自外部晶振而你的复位逻辑依赖某个时钟域内部的计数状态在上电次序中还没准备好导致后续状态机卡死。解决思路是加启动复位延时最好用专用的复位同步器。二是信号悬空和隐式锁存器用case语句写组合逻辑时缺少default分支综合器默默生成一个锁存器或者在某个always块里有些输入条件没有覆盖产生非预期的latch。这类问题仿真时基本能看到异常但若外部输入刚好没有触发那条路径板子上就可能随机出错。三是引脚约束没写对LED没亮就怀疑代码其实你分配的是时钟引脚或者没有绑定引脚。拿到开发板第一件事是把每个板载外设对应引脚抄清楚再做一次“点亮LED”的最小工程验证硬件通路。四是异步信号没有同步处理这属于第三类大坑我会单独展开。6.2 时序违例不是玄学最初我做图像项目时随手把系统时钟写成了200MHz时序报告红色一片但上板后偶尔摄像头的帧会花屏。当时第一反应总是去调整逻辑代码多加几个寄存器并没真正理解根因组合逻辑延迟太长跨不过200MHz时钟周期。时序收敛的关键从代码风格就已经决定了。状态机建议用独热码还是普通二进制码综合工具默认会优化状态编码但有时选择不合适。状态数少、逻辑简单时二进制码省寄存器避免不必要的译码组合逻辑状态数多、希望减少组合逻辑路径和毛刺时独热码每个状态只有一个bit为1状态译码极快、切换省逻辑资源。热词里问“case用独热码和不用独热码的区别”在实际工程中取决于你的约束目标面积优先选二进制、性能优先选独热码有些综合器会在one-hot编码模式下默认做独热优化。尽量把关键路径上的组合逻辑打散过于长式的if-else嵌套容易形成长级链该拆成流水线的就拆。6.3 跨时钟域与亚稳态高阶项目必须面对这是FPGA区别于普通单片机的重要门槛。当你处理摄像头25MHz像素时钟和FPGA内部100MHz处理时钟之间的数据交互时如果直接用一个always块把25MHz进来的数据在100MHz时钟域里采样极有可能采集到跳变中的暂态导致数据错误这就是亚稳态。应对策略是两级同步器加异步FIFO。单bit控制信号先打两拍同步多bit数据走异步FIFO。异步FIFO读写时钟不同能彻底避免直接采样暂态的问题。但要注意FIFO的空满信号本身也有跨时钟域问题工程上常用格雷码指针同步普通用户直接使用FPGA厂商自带FIFO IP它会处理好这些问题。你自己发明一个的FIFO时一定要认真处理指针和Gray码。亚稳态的英文Metastability很多入门书只讲了概念没有告诉你后果仿真永远测不出来。因为仿真模型的信号都是理想电平只有时序仿真强调setup/hold时才会提示风险而板级运行时的表现是“偶发性异常”隔几分钟才出错一次这种情况往往很难用逻辑分析仪捕捉到事后怀疑代码又找不到问题。所以跨时钟域的设计规范要在一开始就遵守不要等出错再来补。6.4 资源占用、功耗与调试技巧BRAM容量、寄存器数量、DSP切片、布线拥塞这些是中期项目才会体会到的真实约束。有一次我在设计中用了两组大深度FIFO和一个矩阵缓存BRAM容量直接被吃满但工具没有提示逻辑容量问题只是布局布线阶段疯狂报错误后来才发现BRAM占用率到了100%。这种问题在功能仿真阶段根本看不出来所以大家做设计时要时刻留意综合报告里的资源使用表格尤其是BRAM和DSP。功耗问题的明显表现是芯片过热、电压跌落或者时序不合。FPGA内部的动态功耗与翻转率强相关一条高速总线上所有bit随时翻转功耗会显著上升。低功耗设计要从架构上考虑数据路径尽量使用时钟门控不必要时关掉外设接口必要时降低IO翻转频率。最后谈调试技巧。我发现最高效的方式不是先怀疑仿真代码而是“抓内部分解观测”。先把顶层模块中所有内部信号通过ILA/SignalTap挂出来触发条件抓关键控制信号。观察波形时不要只看Y轴信号高低要看状态机状态值跳变的时间顺序很多问题都在于某个握手信号漏了一个脉冲。抓完一轮把信号恢复到测试过程中回到仿真环境重新验证改动正确性再下板验证。这个闭环流程几乎能解决九成以上的调试难题。最后分享一个个人习惯我在做任何FPGA项目时都会建立三个文件夹一个是RTL源码一个是Sim仿真一个是Doc文档。每完成一个模块立即写下该模块的接口说明、时序图、约束文件和踩坑记录。看起来前期多花了点时间但项目进行到第三周、第四周时你会发现自己的工作效率反而远超那些“只在脑子里记设计”的人。FPGA学习最大的敌人从来不是工具复杂而是一上来就想着做复杂系统却不重视基本方法。把每个小模块做透把每次失败记录下来这个领域里有价值的进步都是这么一点点积累出来的。