最近不少做硬件的朋友都在聊一件事芯片发布会的重点好像从“几纳米制程”悄悄换成了“怎么把一堆小芯片拼起来”。过去我们说先进封装基本默认是后道工艺里的收尾工作但现在它正在变成决定一颗芯片算力、功耗和成本的关键战场。未来封装的巨变不是把芯片包得更好看而是要把以前整块主板上干的事全部搬进一颗封装里。这篇文章我想聊的主角是某家头部芯片IDM大厂——下文统一用I厂代指——它在封装技术上的路线和判断以及这轮巨变对整个硬件行业到底意味着什么。如果你做芯片、做板级硬件或者正在给产品选技术方案这篇内容值得你花十几分钟把封装这条线的逻辑重新顺一遍。1. 为什么封装从配角变成主角1.1 制程红利少了封装的“账”反而好算了先说最底层的动因摩尔定律放缓。过去十几年我们习惯了靠光刻把这些线路越做越细来提升性能但到了先进制程阶段单颗芯片继续微缩的代价已经高到离谱。做个大die的成本不是线性增长而是近乎指数增长因为良率对芯片面积极其敏感。你可以粗略把良率模型理解为一颗die面积越大制造过程中碰到缺陷的概率就越高一次报废就是整颗都完蛋。而如果把这颗大die拆成多个小chiplet每个单独制造、单独筛选最后再通过先进封装组装起来那良率和成本控制的灵活性就完全不一样了。这个逻辑听起来很直白但我见过不少工程师一开始误以为“小芯片总面积一样良率不也差不多吗”。真正的区别在于第一不同功能模块可以用不同工艺节点制造CPU核心和I/O接口不需要互相迁就第二chiplet可以引入冗余和配置坏掉的计算单元可以直接屏蔽再用备份顶替第三已知好die先测再封装能把“封装前一堆好的封装后报废一整片”的风险大幅降低。这几点叠加先进封装就成了延续算力增长的最佳解。所以你会看到这两年头部芯片厂发布的超大算力产品几乎都采用了多die组合的方案。就是因为单die做不出那么大面积的产品或者做出来成本根本压不住。制程红利退潮封装就必须补位这不是哪家公司的选择是整个产业走到的必然路口。1.2 封装正在变成“系统级主板”再往深看一层封装以前是把一颗芯片保护起来、引出引脚现在变成了把整个计算系统集成进一个package。以前CPU、GPU、内存、I/O各自是一颗芯片靠一块大PCB互联现在先进封装里有硅中介层、有微凸点、有TSV不同功能的die在封装内部直接高密度互联外部留给你的只是电源和少量高速接口。这个变化的本质是系统互连的层级在往上迁移。从PCB上的走线变成了封装基板上的走线从基板上的走线变成了硅中介层上的走线从硅中介层上的走线将来还会变成三维堆叠里的垂直互连。每往内层走一步互连密度和带宽就上一个数量级功耗却能降一个台阶。你在板级设计里最头疼的“高速信号损耗”“串扰”“走线长度匹配”在封装内部都用更短的互连解决掉了。这也是I厂为什么会把封装看得和制程一样重要。它是一家同时做处理器设计、晶圆制造、封装测试、系统方案的公司封装对它来说不只是段工艺而是把设计、制造、系统优化串起来的那根线。制程很难在短期拉开代差时谁能在封装上把系统集成玩得更顺谁就能在整机性能上占据主动权。对下游用户来说以前选型只看CPU型号现在还要看它的封装形态——这也算“封装从配角变主角”的一个直接体现。2. 从2D到3D先进封装的技术演进2.1 传统封装为什么先撑不住了传统封装里最常见的是引线键合就是用金属丝把芯片上的焊盘和基板引脚连起来。这门工艺成熟、成本低但金属丝的间距做不了太细高频性能也差。后来有了倒装焊芯片反过来贴在基板上用焊球阵列代替引线互连密度高了不少但依然是二维平面上的连接。2D封装的瓶颈可以直观理解为“房间不够大路也不够宽”。一颗超大算力芯片的功耗和带宽需求非常高需要成百上千个电源引脚和信号引脚2D基板上的布线密度根本喂不饱。信号从die边缘走到基板再走到另一个die边缘距离一长RC延迟和功耗都上来频率也就上不去了。到了这个阶段靠传统封装去做多die集成就跟在旧城区硬挤一条八车道一样不现实。所以产业开始往2.5D和3D走。所谓2.5D就是先做一个大大的“中间层”把多个die都平放在这个中间层上中间层里再布高密度走线所谓3D则是直接把die一层一层摞起来上下之间通过垂直通孔通信。这已经不是传统封装的概念了更像是微米尺度上的“城市建设”。2.2 2.5D时代硅中介层和局部嵌入式桥2.5D的代表方案是把die放在一块硅中介层上。为什么用硅因为硅可以和CMOS工艺兼容能做很细的线路还可以在硅片里打TSV也就是贯穿硅片的垂直导电通道把信号从上方die引到下方基板。这个方案带宽密度很可观但成本也高一块大面积硅中介层本身就不便宜还要保证超高的平整度和良率。I厂当年在2.5D上的路线是做了局部嵌入式桥的方案。思路很简单不铺一整块硅中介层而是在有机基板里嵌入一小块硅桥die和die之间只需要跨越这一小块局部区域时就走硅桥上的细线路其他地方仍用普通的有机基板走线。这样做的好处是成本可控因为硅的面积小了很多短板也很直接桥与桥之间的互连能力有限不太适合需要海量带宽全连通的场景。两种方案各有适用场景我画过不少次对比核心就一句话全硅中介层贵但灵活局部桥省钱但布局受限。到了这个阶段封装设计已经开始影响芯片布局了。die放在哪里、哪两个die之间需要走细线、哪些信号可以退而求其次走基板都需要提前定下来。我们做系统评估时不能再把封装当成一个“黑盒子”来看。2.3 3D堆叠Foveros与真正的“楼中楼”2.5D再说到底所有die还是平铺的就像城市里一条街上的几栋楼靠地下管廊连接。3D堆叠则完全不同它是真的把不同功能的die垂直摞起来上下楼之间靠TSV和微凸点通信。I厂在这条线上的代表作是Foveros。第一次看到它的剖面图时说实话我有点震惊上层是逻辑die下层是基础die中间密密麻麻的微凸点上下之间直接面对面通信。这种结构带来的最大收益是带宽密度和功耗。信号走得越短单位数据传输消耗的能量就越低延迟也越低。CPU和内存如果堆叠在一起内存接口的功耗可以比板级互联低不少带宽还能大幅跑高。再往后Foveros演进出直接混合键合的方案把微凸点的间距继续往下压。传统微凸点间距一般在几十到上百微米混合键合已经能做到10微米以下实验室更是在往1微米以下探。互连间距越小同样面积上能走的数据就越多这是3D封装继续向前推进最核心的指标。当然3D堆叠不是没有代价的。上下堆起来之后散热路径变长了底层die的热量要先穿过中间层才能到散热器可测试性也变得更难上层die出了毛病下层die也不好单独换。这些现实问题后面我会专门聊。2.4 从“一颗芯片”到“一台计算系统”沿着2.5D和3D这两条线走封装终局已经不是“一颗芯片”而是“一台计算系统”。未来几年这个趋势会更加明显CPU模块、GPU模块、内存模块、I/O模块各自按最适合的工艺制造然后在封装里像积木一样组合。I厂很早就喊过一个概念大意是系统级封装集成要把整个系统搬进封装里。我觉得不用纠结具体名词本质就是一句话封装替代主板成为算力集成的主战场。为了让不同来源的die能互相通信产业里已经出现了一个叫UCIe的开放芯片互连标准让不同厂商的chiplet可以在物理层和数据协议层互相兼容。这是一个很关键的信号意味着chiplet生态会从某一家公司的定制化玩法变成像PCIe一样通用化的接口。以后开发者选一颗chiplet可能就像现在选一颗板卡那样自然。某头部芯片IDM厂在推进这种开放生态上也有很多动作毕竟它既是封装技术拥有者又是代工服务提供方在这个环节卡位卡得好未来话语权就很不一样。3. 未来五年封装技术最值得盯的4个关键词3.1 混合键合干掉焊球前面提到Foveros Direct核心就是混合键合。传统封装里die和die之间的连接要经历焊球或微凸点这些金属凸点又要压又要焊间距也受限。混合键合的思路很直接把两个die的表面打磨到极度平整让铜柱与铜柱直接面对面接触通过加热让铜原子扩散连接起来。这话听起来简单做起来极难。你可以想象两面镜子要贴合在一起中间不能有灰尘、不能有划痕、高度差要控制在纳米级。一旦键合几乎不可逆这也是为什么混合键合对前期工艺要求那么高。收益同样是巨大的互连间距可以大幅缩小单位面积互联密度大幅提升三维堆叠才真正具备能量密度优势。从产业趋势看混合键合先从存储芯片这类信号数量很多、结构相对简单的产品开始量产再逐步切入SoC与高算力芯片。I厂的Foveros Direct代表的就是把这项技术用于逻辑芯片叠加的方向。个人判断未来三年这个技术会越来越频繁地出现在高性能产品上而做板级的同学也要开始适应“芯片底下没有引脚剖面图只有一片金属焊盘”的视觉冲击。3.2 玻璃基板把大楼盖在更平的“玻璃”上除了堆叠之外封装基板本身也在换材料。现在主流是有机基板成本低、工艺成熟但精度有限热膨胀系数也和芯片有差异容易翘曲硅中介层精度高但大尺寸硅片贵、加工难度高。玻璃基板是这两年很热的方向玻璃平整度好、热膨胀可以做到和半导体材料更匹配还支持更细的布线而且玻璃面板可以做大理论上能满足大型封装对面积和良率的要求。当然玻璃也有自己的问题最典型的是脆。做基板要打孔、要镀铜玻璃在应力下容易裂加工设备也得跟着变。某头部芯片厂公开押注过玻璃基板技术业界普遍认为这是为下一阶段大尺寸封装准备的底牌。你可以把它理解成楼房越盖越高地基必须换材料水泥地太糙、硅片地太贵那玻璃地就是中间的平衡解。从系统设计的角度基板材料的变化会直接影响信号完整性、热膨胀匹配和整体可靠性。做硬件选型时如果只看芯片不看基板未来产品在严苛环境下出热应力失效的可能性会继续增加。所以这个方向值得做结构、散热、可靠性的人一起关注。3.3 光互连让光线走进封装互连密度继续往上走电信号的物理瓶颈会越来越明显。信号在铜线上跑距离越长损耗越大频率越高越难伺候。业界把目光转向光互连但不是做光纤模块那么大的东西而是把光引擎直接co-packaged到封装里这就是常见的CPO方向。把光模块的电域功能“摁进”封装边缘通过封装内的光互联把信号直接送到芯片核心省掉电信号在PCB上跑的那一段损耗和功耗。算一笔粗账传统可插拔光模块在电信号驱动和串并行转换上消耗大量能量把光引擎移进封装后链路变短、驱动电压降低单位数据功耗降幅常能到两位数百分比。对超大规模AI集群来说这个节省非常可观。但光互连普及不是一朝一夕的事。光引擎本身发热不小和芯片裸die贴在一起热密度更高光学对准、耦合、可靠性都需要解决。这会遇到“封装大师”和“光学专家”跨界协作的问题。我在和做光模块的团队聊过之后才发现两边连基本术语体系都不太一样光学说“插损”“回损”封装说“翘曲”“热阻”项目整合起来相当考验团队。I厂也早就开始布局光电共封装方向因为它手里既有硅光研究积累又有先进封装平台两边往一起凑是顺路的事。3.4 协同设计从芯片到PCB的一次大重构最后这个关键词是很多工程师最容易忽略的协同设计。以后芯片设计、封装设计、板级设计不能再拆成三段流水线来做因为封装正在变成系统里最大的噪声源和性能瓶颈。你在PCB仿真里看到的那点参数已经没法覆盖die在封装内的互连效应。这意味着EDA工具和设计流程都会发生很大变化。过去IC设计师主要看工艺库封装团队拿到GDSII之后再去做封装硬件工程师拿到成品芯片后再画PCB。以后这三个阶段要在早期就对齐die的布局、电源网络、热分布、信号在封装内的走线都会和系统级性能强相关。芯片设计初期就要把“封装可用草图”和“板级参考设计”拿出来不然后面每一步都是在还账。对开发者来说这件事的直接影响是你会看到越来越多芯片厂商在发布产品时同步提供非常详细的封装仿真模型和协同设计指导。别把它们当成“参考而已”这些文件里藏了大量工程师踩坑后的经验。我这几年接入先进封装产品时最大的体会就是老老实实按厂商推荐的陶瓷电容布局和电源过孔方案来别自作聪明“优化”否则高频噪声和电压纹波会让你返工到怀疑人生。4. 巨变背后的连锁反应与避坑实录4.1 散热3D堆叠最现实的墙先进封装把系统做得更小、更密代价就是热。3D堆叠尤其明显功率高的die摞在功率低的die上面热量要先穿过好几层材料才能出去。我们可以做个很粗略的热阻估算一毫米见方的面积上热阻约等于材料厚度除以导热系数再除以面积。几十微米厚的硅片热阻其实不大但TIM热界面材料和微凸点层带来的界面热阻就很可观了三层堆叠叠加下来底层核心温度升高几十度很正常。有些高性能芯片局部功率密度已经奔着每平方厘米一百瓦去了这相当于在手机处理器大小的地方放一个大功率灯泡的热量。常规风冷散热器很快会到天花板于是业界在往嵌入式微流道、均热板、相变散热甚至注液冷却的方向推进。作为做系统的人我的建议是项目早期就做封装级热仿真不要等板子回来了才发现中间die温度超标。我还踩过另一个坑只看芯片整体功耗不看“热点分布”。3D堆叠后热点并不均匀可能一小块区域温度极高整体平均功耗看着不太大实际局部已经到极限。所以现在看芯片选型一定要盯住封装级功率密度图和热阻网络数据这两份材料比TDP这个数有用得多。4.2 测试与可靠性的“返修困境”先进封装的另一个现实问题是“坏了怎么办”。传统封装芯片坏了整颗换掉而多die封装的逻辑芯片如果封装完成后发现某个die有问题返修难度极大。混合键合之后两个die已经通过原子级别的连接贴合在一起几乎不可能无损分开。所以业界很关键的一个策略是KGD组装之前保证每一颗die都是已知好的。这个策略听着严谨做起来不轻松。每颗die测一遍测试成本增加测试插座的精度要求也变高有些高性能die在裸片状态下很难完整测试必须封装或加临时载具才能跑高速信号。一旦堆叠上去内部信号又很难直接观测只能靠自检和边界扫描机制来做“体检”。所以现在的先进封芯片设计阶段里必做的就是可测试性设计得专门规划测试访问端口、扫描链和冗余替换逻辑。从应用可靠性的视角看终端用户最关心的还是热循环和机械可靠性。微凸点和混合键合接触面在温度变化下的应力表现与传统焊点差异很大需要积累很多数据才能建立信任。我见过一些项目在原型测试阶段出现微裂纹最后通过调整底部填充材料和封装内缓冲层结构才解决。这块经验外人很少记录但恰恰是最值钱的部分。4.3 产业格局的重新洗牌封装巨变也带来产业链的重新分工。以前设计、制造、封装、测试是相对清晰的链条现在边界开始模糊。IDM厂有设计能力也有封装和制造能力可以自己把chiplet生态玩起来纯代工线也在发力自己的封装平台想把“设计封装”打包卖给客户传统OSAT也就是封测厂商如果只做老式引线键合未来会越来越被动因为先进封装的工艺门槛和资本门槛都更高了。I厂在这个棋局里属于“牌面比较全”的一家。它既有处理器设计有自己的晶圆厂也有先进封装研发团队还能把系统级方案摊开给客户看。对开发者来说好处是选择多了坏处是兼容性问题也多了不同封装平台对die尺寸、供电方案、测试策略的要求差异很大你选了一家的封装生态后面的设计适配成本就会绑在一起。所以做chiplet选型早做平台评审比临时切换重要得多。4.4 给硬件研发人员的几条实操建议说了这么多最后落到行动上。如果你正在评估先进封装或chiplet方案我建议拿着下面这张清单去逐项核对评估维度重点关注事项常见踩坑点互连类型2.5D中介层还是3D堆叠互连间距能支持多少带宽只管型号不看封装忽略互连瓶颈热设计方案封装级热阻、热点分布、冷却方式匹配只看整机TDP遗漏局部热点压力电源完整性供电网络布局、去耦电容位置、封装内IR drop电压余量不足、瞬态响应差可测试性KGD策略、封装后测试方法、自检机制后期才发现内部信号无法观测供应链成熟度该封装平台是否有量产经验、多家供应商可用性选型太新资料和产能都跟不上与板级协同封装仿真模型、参考设计、协同设计文件是否齐全忽略厂商参考自行“优化”导致返工另外分享一个亲测有效的小技巧研究任何先进封装产品时一定要盯住那张“剖面示意图”。别只看宣传PPT上漂亮的带宽数字把剖面图放大看看清楚里面有几层硅、几层基板、TSV从哪到哪、微凸点用的什么材料再对照散热路径去理解为什么会这样设计。很多设计取舍在这张图上都能读懂。比如你看到某个堆叠方案特意把发热大的die放在离散热器更近的位置再把低功耗I/O die垫在下面这就是结构设计在妥协热问题。反过来如果剖面图显示主要热源被埋在中间你就该心里有数它的散热难度和可靠性风险都会更高。学会看剖面图比记任何技术参数都更接近本质。最后的几句大实话做硬件这些年我最大的感触是封装这个方向从大家眼中“印个标签、打几根引脚”的后道工艺硬生生长成了决定系统性能和成本的核心引擎。未来封装的巨变本质上是在告诉我们算力的竞争已经从“把晶体管做小”转向“把系统集成好”。如果你还停留在只关心制程数字的阶段下一步可能真的会看不懂产品。我个人建议不管你是芯片设计、板级硬件还是产品经理可以花几个晚上把主流先进封装的几张剖面图认真看一遍再把TSV、RDL、微凸点这些层的位置标出来你脑海里的体系会清晰很多。这比追着每一个发布会数字跑有用得多。技术永远在变但只要抓住了互连密度、散热路径、可测试性和成本这四个关键词你就能在封装这场巨变里站得足够稳。