3.1 存储系统概述3.1.1 存储器的层次结构核心目标解决存储器速度、容量、成本三者之间的矛盾。存储层级由CPU向外寄存器 → Cache高速缓存 → 主存内存 → 辅存外存。越靠近CPU速度越快、容量越小、单价越高。CacheCPU和主存之间缓解CPU与主存速度差距。主存CPU可直接寻址存放当前运行程序与数据。辅存CPU不能直接访问数据必须调入主存才能使用用于长期保存大量信息。局部性原理层次结构理论基础时间局部性刚刚访问过的内容短时间内大概率再次访问。空间局部性访问某一单元相邻地址单元很快也会被访问。3.1.2 存储器的分类按系统作用高速缓存Cache、主存储器、辅助存储器。按存取方式RAM随机存取存储器任意单元存取时间相同断电信息丢失ROM只读存储器正常工作只能读出断电信息保留SAM顺序存取存储器如磁带存取时间和位置相关DAM直接存取存储器如磁盘先寻道再顺序读取。按介质半导体存储器、磁表面存储器、光存储器。按信息保存性易失性存储器RAM、非易失性存储器ROM、磁盘。3.1.3 存储器的编址和端模式编址方式按字编址、按字节编址最常用、按半字/双字编址。每个存储单元分配唯一地址编号。端模式大端模式高字节存放在低地址小端模式低字节存放在低地址x86架构CPU使用小端。3.1.4 存储器的技术指标存储容量存储单元个数 × 每个单元位数。存取时间发起读写请求到操作完成的时间。存取周期两次连续访问存储器的最小间隔存取周期≥存取时间。带宽单位时间传输的数据量带宽位数/存取周期。可靠性平均故障间隔时间MTBF数值越大越稳定。3.2 静态随机存取存储器SRAM3.2.1 基本的静态存储元阵列SRAM存储元由6个MOS管构成触发器依靠双稳态电路保存0、1不需要刷新不断电数据不变。结构包含存储元阵列、行译码、列译码、读写驱动电路。字线选中一行单元位线负责读写信号。3.2.2 基本的SRAM逻辑结构地址分为行地址、列地址二维译码数据线双向共用控制线包含片选CS、读写使能WE。读操作CS有效WE为高电平输出数据写操作CS有效WE为低电平写入数据。3.2.3 SRAM读/写时序读时序地址稳定 → 片选有效 → 数据稳定输出地址撤销数据消失。写时序地址稳定 → 片选有效 → 写信号有效写入数据。必须满足地址、片选、写脉冲的建立时间要求否则读写错误。3.2.4 存储器容量的扩充位扩展芯片字数足够位数不足地址、控制线并联数据线分开。字扩展芯片位数足够字数不足数据线并联高位地址译码产生片选。字位同时扩展字扩展位扩展组合使用。SRAM特点速度快、集成度低、成本高用作Cache。3.3 动态随机存取存储器DRAM3.3.1 DRAM存储元的工作原理存储元由1个MOS管电容组成依靠电容有无电荷区分0和1。电容会漏电必须定时刷新否则信息丢失。3.3.2 DRAM芯片的逻辑结构地址引脚复用行地址、列地址分时传输RAS锁存行地址CAS锁存列地址减少引脚数量。内部包含存储阵列、译码电路、读出放大、刷新电路。3.3.3 DRAM读/写时序读RAS有效锁存行地址CAS锁存列地址读出电容信号读操作会破坏电容电荷自动恢复。写RAS、CAS依次有效把数据写入电容。3.3.4 DRAM的刷新操作刷新按行执行同一行全部单元同时补电荷不需要列地址。刷新周期一般2ms。集中式刷新集中一段时间刷新存在不能读写的死区分散式刷新每次存取周期插入刷新无死区速度下降异步刷新常用均匀分配刷新任务平衡死区和速度。3.3.5 突发传输模式给出起始地址后芯片自动连续访问后续地址不用反复发送地址适合连续数据块读取。3.3.6 SDRAM与DDR SDRAMSDRAM同步时钟上升沿传输数据DDR SDRAM上升沿、下降沿都传输数据同等时钟下带宽翻倍。3.3.7 数据校验奇偶校验只能检测错误ECC校验可以纠正1位错误服务器内存使用ECC DRAM。3.3.8 CDRAMDRAM芯片内部自带一小块SRAM缓存优化连续突发访问性能。DRAM特点集成度高、价格低、需要刷新用作计算机主存。本文仅为课程学习笔记所有概念、史实、定义均整理自戴志涛、白中英主编的《计算机组成原理》教材仅用于个人学习交流不用于商业用途。教材著作权归原作者及出版社所有。