1. 从单个存储器件到大规模阵列到底卡在哪新型存储器的新闻这两年就没断过RRAM、MRAM、FeRAM、PCRAM、忆阻器每一个单拿出来都能讲出不少“实验室神话”纳秒级写入速度、十万次以上耐久性、多比特存储能力、极低功耗。数据一摆出来看起来每一项都比传统闪存漂亮不少。可真要问你这些器件现在大规模量产了吗用得最多的地方是什么答案又变得模糊了。我这几年前前后后接触过不少做存储器件和存算一体芯片的团队大家聊到后面都会绕回同一个痛点单颗器件在探针台上测出来的参数跟最后集成到阵列里跑出来的表现简直像是两个完全不同的东西。标题里那句“从单个器件到大规模阵列新型存储器还缺少什么”在我看来其实问到了这个领域的要害。单器件做得再漂亮充其量只能证明物理机制可行、基础性能天花板够高。但从一个点变成一个面中间横着一整套工程化的深水区一致性与良率、阵列架构设计、外围电路匹配、寄生参数控制、热量管理、测试筛选方案、冗余与纠错策略。任何一个环节掉链子最终的芯片产品都立不住。这也是为什么这么多年了新型存储器的出货大头仍然集中在嵌入式、小容量、利基市场真正要闯进DRAM和NAND主导的大容量主战场还有不小的距离。这篇文章想聊的就是从“单点突破”到“阵列落地”这段路上到底有哪些问题是绕不过去的哪些方案是目前行业里已经走通的思路以及阵列级设计能从毫米波大规模天线阵列的建模方法里借到哪些经验。内容会更偏向工程实践把一些本质上很底层、但实际设计中必须面对的细节摊开来讲。不管你是做器件出身、搞芯片设计还是单纯关注存储器赛道应该都能从中找到一些值得琢磨的东西。2. 单器件性能漂亮不代表阵列就能直接用2.1 良率单个器件能测通阵列可能连不起来先把最现实的问题摆出来。单颗器件测试的时候你可以在显微镜下慢慢找总能找到一颗性能理想的单元。但到了阵列里是成千上万颗甚至几十亿颗器件同时上阵这时候最该关心的不是最优值而是分布和良率。拿RRAM来说单颗器件在forming过程后的初始阻值、set/reset电压、高阻态和低阻态的窗口每一颗都会有差异。工艺稍微波动一下同一片晶圆上不同位置的器件特性就可能拉开明显差距。做单器件研究的人可能感受不深但一做到阵列比如常见的8×8、32×32交叉阵列你就会发现漏电流叠加带来的串扰问题被放大写入时选中的单元和未选中的单元之间互相干扰。只要有一批器件的阻值窗口不够宽整个阵列的读判断就会出错。这里要说一个很实在的行业经验评估一种新材料能不能走向产品第一时间不是看它的最佳参数而是先看它在4英寸或8英寸晶圆上的分布曲线。如果你拿到的晶圆内器件参数变异系数能控制在5%以内这个材料就很有希望如果变异系数跑到20%以上即便平均性能再惊艳工艺整合团队也会直接劝退。原因很简单阵列不可能为每一颗器件做单独校准太多工程成本投进去根本划不来。从单器件过渡到阵列良率问题还有一个隐藏维度——缺陷容忍度。一颗器件坏了如果工艺不能容忍这个缺陷或者电路架构无法隔离这个故障单元那整个阵列都可能报废。传统NAND之所以能做成几百层堆叠很大程度上依赖的是严格的ECC纠错和坏块管理机制新型存储器要走向大阵列这套思路一样得跟上而且器件本身的缺陷分布要比NAND更复杂因为模拟态存储、多阻态存储对缺陷更敏感。2.2 一致性统计分布比平均值重要得多做器件的人喜欢列出的数据是“set电压平均值0.7Vreset电压平均值-0.8V耐久性10^8次”但做阵列和产品的人更关心的是这组数字背后的分布尾巴有多长。平均值只是参考一种器件能不能阵列化核心要看“最差一颗”能不能扛住规格书要求。举个我在实际项目中遇到的例子。有次我们在评估一种基于HfO2的RRAM器件单颗测试时循环寿命能做到10^8看起来非常理想把数据文件铺开看统计分布发现P10到P90的循环寿命差了将近两个数量级。这意味着如果按10^7来定规格大概有20%的器件不达标如果按10^6来定虽然良率上去了但产品竞争力又不够。最后怎么解决的靠的是在阵列版图上做冗余设计把寿命较短的单元用冗余行替代再用动态磨损均衡算法摊平写入压力。这其实就是一种从器件思维转向系统思维的典型转变。为什么一致性这么难做物理根源在于开关机制本身的随机性。RRAM的导电细丝形成和断裂是随机过程MRAM的磁翻转也有热稳定性波动问题PCRAM的非晶化过程对冷却速率极其敏感。这些微观机制决定了器件的参数天然带有统计波动。要减小波动材料配方要优化电极界面工程要做细退火工艺要调甚至阵列周边电路都要配合做补偿。这不是某一个团队能独立搞定的事需要材料、工艺、设计三方反复迭代。如果你正在做新型存储器件方向的研究我建议从第一天起就养成一个习惯不要只保留最好看的Id-Vg曲线或I-V回线把整片晶圆的分布数据都存好尤其是每颗器件的电学参数与位置对应关系。这些数据将来做阵列设计、做工艺改进、写论文做统计图都是最宝贵的一手资料。2.3 工艺均匀性从单点实验室工艺到晶圆级制造单颗器件可以在实验室里用电子束光刻精雕细琢甚至一颗一颗地做。但到了阵列甚至产品级必须依赖半导体量产设备比如深紫外光刻、原子层沉积、物理气相沉积、化学机械抛光这些设备的工艺窗口往往比实验室手段窄得多。一个很典型的例子是RRAM的开关层厚度。实验室里用ALD做5纳米的HfO2厚度均匀性控制在±1%以内都不难因为做的是单片验证。到了12英寸量产线上同样做5纳米薄膜整个晶圆哪怕做到±2%到±3%都已经是很高水平了。但这个厚度波动会直接影响器件的forming电压和阻值分布。如果开关层在晶圆边缘偏厚了0.3纳米很可能形成电压就有明显漂移进而影响阵列的读写操作窗口。类似的情况也出现在电极刻蚀环节。单颗器件的电极尺寸可以做得很大工艺上很宽容。阵列化之后器件尺寸要微缩、间距要减小、刻蚀选择比要严格控制一旦出现刻蚀残留或者底切器件的电学特性就会产生变异。这些工艺上的坑真的是只有做阵列的时候才会集中暴露出来。材料方向的团队如果只停留在“我把器件做得有多小、性能有多好”的层面没有尽早跟工艺集成团队对齐量产可行性后面的路只会越走越窄。3. 阵列级架构牵一发而动全身3.1 交叉阵列的噩梦漏电流与串扰新型存储器里最典型的大规模阵列结构是交叉阵列也就是底电极和顶电极垂直交叉存储介质夹在交点上成一个简单的十字结构。这种结构的优势是密度极高、工艺简单理论上可以达到4F²的单元面积比SRAM和DRAM都紧凑。但它有一个先天性难题——漏电流路径太多了。在一个没有选择器或者选择器性能不够好的交叉阵列里当你想要读取某一颗目标器件时电流不仅会流过目标器件还会通过相邻器件形成寄生路径。阵列规模越大寄生路径越多漏电流的影响就越严重。业界叫这个问题为“潜行电流”英文是sneak path。早年做RRAM阵列的论文里你能看到很多团队就是被这个问题卡住阵列只能做到很小的规模性能数据漂亮但实用性差。解决潜行电流有几条典型的路线。一条是给每个存储单元串一个选择器件比如晶体管1T1R结构、二极管或者选通管通过选择器把未选中的路径断开。另一条是从材料本身入手开发自整流器件或者非线性器件让未选中的单元因其自身的非线性特性不会导通太多电流。再有一条是优化读电路用更精确的读方案从含有漏电流的混合信号里把目标信息提取出来。三条路线各有适用场景1T1R性能最稳但面积吃亏自整流器件面积效率高但对材料要求苛刻读电路优化属于锦上添花不能解决根本的漏电问题。从我的经验看阵列规模一旦超过兆比特级别没有选择器几乎是走不通的。所以在评估一种新型存储介质时制程和架构团队通常会首先问一个务实的问题你想用它做什么如果是嵌入式场景MLC级别的容量配合成熟的CMOS工艺和晶体管选择器最稳妥如果是高密度存储那就得想清楚选择器怎么集成、功耗怎么摊销。这比单纯追求存储介质本身的性能紧迫得多。3.2 外围电路存储器真正的“隐形决定者”很多人有个误解以为存储芯片的核心就是存储阵列本身外围电路只是一些无关紧要的辅助。实际上在阵列规模做大的过程中外围电路的设计难度提升得非常快甚至可以说产品能不能成外围电路占了一半以上的戏分。存储芯片的外围电路包括行译码器、列译码器、灵敏放大器、写入驱动电路、电荷泵、参考电压/电流源、时钟与逻辑控制模块。新型存储器因为是电阻型存储跟传统DRAM的电容型存储机理完全不同所以外围电路也不能照搬。比如RRAM的set过程需要施加一个持续一定时间的电压脉冲reset过程需要不同的极性或电流限制这就对写入驱动电路提出了更复杂的要求。MRAM则因为写入需要双向电流外围电路要考虑电流方向切换同时要满足高速写入时的电流密度要求。我见过不少项目在单器件层面测出的速度非常快比如亚纳秒级别翻转但一到阵列里实测整个存储宏单元的工作频率远远达不到器件本身的极限。瓶颈往往就出现在外围电路上驱动能力不够、RC延迟太长、灵敏放大器无法在目标时间内分辨出足够小的信号差。所以后来大家就形成一个共识评价一种新型存储器的真正潜力不能只看器件特性架构和外围电路的搭配同样重要。如果你的团队正在做新型存储器的阵列验证我的建议是尽早把存储器编译器或者宏单元生成工具纳入考虑不要用手工画版图的方式硬搭大规模阵列。把阵列的行列地址译码、灵敏放大器、时序控制都抽象成可复用的模块在不同容量之间快速切换这样才能在最短时间内做出版本迭代找出存储介质和外围电路的最佳匹配方案。3.3 模拟存储与多比特从存储到计算的额外复杂度现在“存算一体”是个大热方向很多新型存储器的研究都往这个方向靠。存算一体的核心思想是在存储阵列内部直接完成一部分计算比如用欧姆定律做乘加运算。这时候对存储器件的要求就从“存数字比特”升级成了“存模拟权重”也就是要在不同电导状态下精确保持数值并且实现线性可调。从单器件到阵列做存储和做计算两件事的难度是叠加的。做数字存储时高阻态和低阻态只需要拉开足够的窗口就行中间的具体阻值没那么关键做模拟计算时每个单元的阻值要精确落在目标值上而且更新权重时的步进要足够细、足够线性、可重复性要好。阵列里成千上万的单元同时更新权重单元间的一致性会直接影响计算精度。这个问题在算法层面可以用训练策略做一定程度的容忍但如果你本身的阻值更新就是高度非线性的那即便算法再聪明也很难在规模大起来之后保持稳定的计算精度。这里有一套我自己总结的评估存算一体器件成熟度的几个检查项一、阻值更新是否具有对称性也就是把权重调大和调小的难易程度是否接近二、更新步长的非线性程度也就是每步变化是否均匀三、状态保持能力也就是权重写进去后能稳定多久不漂移四、多比特能力也就是单个器件能可靠存储几个比特。这四个维度都过关才能谈阵列级的存算一体系统设计。任何一项有明显短板后面都得靠系统层面的补偿来买单做出来的芯片不是面积浪费就是功耗超标。4. 从毫米波大规模天线阵列建模里能借到什么标题里提到了一个很有意思的跨界类比“毫米波与大规模天线阵列建模”。我第一反应是这两个方向表面上一个搞通信、一个搞存储风马牛不相及但仔细想想在“从单个单元到大规模阵列”这件事上它们面对的底层难题惊人地相似。毫米波天线阵列里单个天线单元的增益、方向图、阻抗带宽即使做得很好一旦拼成几十上百个单元的大规模阵列就会出现单元间互耦、扫描盲区、增益波动、热漂移等一系列问题。传统设计方法往往是先从单个天线单元入手做仿真优化再放到阵列环境里调整迭代周期长、实验成本高。最近这些年业界开始大规模采用基于统计模型和机器学习的阵列建模方法用大样本仿真数据训练出“单元-阵列”之间的映射关系从而在设计早期就预测大规模阵列的整体性能。这种方法论对新型存储器阵列设计有直接的参考价值。存储阵列同样面临“单元特性到阵列性能”的鸿沟同样需要在大规模维度上做性能预测和优化。传统做法是一颗一颗测、一片一片调效率很低。如果能够建立起基于器件参数分布、阵列拓扑结构、外围电路特性的系统级模型用仿真数据驱动设计迭代就能大幅缩短从器件到阵列的收敛时间。比如可以用蒙特卡洛仿真模拟器件参数波动对阵列良率的影响再用响应面法或者神经网络拟合出优化方向指导工艺参数和设备参数调整。这在半导体行业其实并不新鲜先进逻辑工艺早就用上了这类方法只是存储阵列领域因为器件类型多、结构异构建模难度更大落地案例还不算多。我在参与存储阵列项目时有几次深刻的体会团队之间的知识断层往往出现在“器件物理”和“电路设计”的接口处。材料团队给出一堆器件参数设计团队不知道这些参数怎么转化为电路模型参数设计团队提需求材料团队也不知道哪些参数是最需要优先优化的。归根到底缺的正是跨越两个层级、能够把器件级波动映射到阵列级性能的桥接工具。结合通信领域做大规模阵列建模的经验这个桥接层通常可以从三个层面着手一是建立器件参数的概率分布模型二是把分布模型带入阵列仿真环境三是从阵列性能目标反向推导出器材参数的容差范围。三个层面都做到位器件和设计两边就能真正“打同一份工”。做存储阵列的人其实可以多翻一翻通信和射频领域的论文尤其是大规模MIMO天线阵列的建模与校准方法。里面关于阵列互耦补偿、统计信号处理、非线性校准的思路完全可以迁移到存储阵列的读写校准、串扰补偿和良率提升上来。跨领域方法论迁移这件事在工程技术上的价值有时比在某个领域内部抠参数还要大得多。5. 当前行业里几条务实的规模化路线5.1 3D集成用垂直堆叠换容量平面内做大规模阵列最直接的瓶颈就是面积和良率的矛盾。阵列越大面积越大缺陷出现的概率越高良率掉得越快。3D集成是绕开这个矛盾最有效的路线把存储层垂直堆叠起来在面积不变的情况下提高容量同时还可以把堆叠层做在逻辑电路上方节省芯片总面积。NAND是3D集成最成功的案例从早期的32层一路堆到了几百层靠的就是极高的刻蚀工艺能力和材料选择优化。新型存储器要想复制这条路线难点在于温度预算。在逻辑电路上方堆叠存储层时后续工艺的热预算不能太高否则底层逻辑晶体管的性能会退化。RRAM和MRAM因为工艺温度相对较低是目前被认为最适合做3D集成的候选者PCRAM温度预算略高做3D集成时限制就多一些。实际做3D存储阵列时还有一个容易踩坑的问题垂直互连的通孔也就是穿过堆叠层的接触孔它的电阻和一致性必须严格控制。如果某一层到另一层的通孔电阻偏差过大不同层之间的读写速度就会不一致进而影响整个存储系统的性能。这个问题在仿真阶段可能被忽视但在流片之后会非常头痛因为返工成本极高。5.2 选择器与外围架构的协同优化选择器是交叉阵列成败的关键。目前业界比较看好的方案包括氧化物基阈值选通管、双向二极管、以及基于晶体管的1T1R方案。每一种选择器都有自己的优势区间也都有明显的短板。阈值选通管漏电小、开关比大但工艺窗口和耐久性还有争议晶体管选择器可靠性最高但单元面积偏大集成密度和存储介质的微缩进程绑定。选择器与存储介质之间的匹配是一个需要系统级优化的过程。比如选择器的开启电压必须跟存储介质的set/reset电压窗口错开否则会出现误选中甚至写坏旁边单元的问题。选择器的电流驱动能力必须覆盖存储介质的写入电流需求电流不够的话写入会失败或者速度变慢。选择器的寄生电容和开关速度又会直接影响阵列的读写速度。从系统设计的角度看外围电路也不能只是单纯“围绕”阵列做而是需要和器件特性同步设计。比如写入驱动电路要能提供精准的电压脉冲和电流限制读电路要能在最短积分时间内分辨出高阻和低阻的差异。这部分工作往往需要联合仿真反复迭代也是目前很多存储团队投入时间最多的地方之一。5.3 测试、筛选与修复良率提升的临门一脚一颗存储芯片能不能交付测试和筛选环节几乎是生死线。新型存储器的测试比传统存储更复杂因为很多器件参数在测试过程中就会发生变化。比如RRAM在测试过程中如果施加了过高的电压或者过长的脉冲可能会改变器件的初始状态造成“测试诱导漂移”。如何在不损伤器件的前提下完成高效测试本身就是一套工程学问。行业里通常的做法是在阵列里加入冗余行和冗余列配合内建自测试和修复逻辑在出厂前把有缺陷的单元替换掉。这套思路在DRAM和NAND上已经很成熟但在新型存储器上需要重新适配因为新型存储器的缺陷模式跟传统存储不一样。比如MRAM的自旋转移力矩翻转可能会出现写分布倾斜RRAM则可能出现形成不完整导致的高阻缺陷。不同类型的缺陷修复策略和使用策略的侧重点都会有差异。从我个人的实测经验来看测试环节最容易被低估的是温度敏感性。很多新型存储器的性能参数对温度非常敏感尤其是高温场景下的数据保持能力和读写窗口。如果你在常温下方案全部验证通过一到高温或者低温测试就崩了那大概率是因为器件本身的材料特性在温度边界下发生了变化。阵列设计阶段如果没有预留足够的温度裕量后面做温度筛选时会相当痛苦。6. 实操心得与避坑经验6.1 测单器件时就该同步做阵列仿真我特别想强调一个工作习惯如果你手头正在做单器件研发一定要尽早把阵列仿真环境搭起来。不少人觉得阵列仿真应该是设计团队的活自己做器件不需要关心这个想法在项目前期也许没什么大问题但到了需要推进阵列验证时就会发现手里根本拿不出一套可信的器件模型。搭建阵列仿真的一个基本步骤是用你的单器件实测数据建立一个行为级模型。这个模型可以不用太复杂但必须包含这几个参数set/reset电压、高阻/低阻值、转换时间、以及参数波动的统计范围。把这些参数封装成一个可调模型再放进阵列仿真环境里跑蒙特卡洛分析观察不同参数波动下的阵列良率和读写裕量。这件事的价值在于在你还不需要流片的时候就能提前暴露潜在问题给材料优化方向提供依据。有朋友问我行为级模型的精度够不够说实话精度肯定不会像物理模型那么高但早期阶段我们需要的不是精确的绝对数值而是趋势和容差范围。等阵列流片数据回来再用实测数据校准模型精度自然会提升。你要是等到流片后才开始建立建模思路很多问题已经被硬件焊死了再想改就来不及了。6.2 阵列版图阶段要留出调试余量阵列版图设计和传统的数字电路版图设计有一个很大的不同存储阵列的周边有大量的模拟电路比如灵敏放大器、参考电流源、电荷泵这些模块对噪声和寄生参数极其敏感。版图阶段如果布局不合理信号干扰和电源压降会把阵列性能拖垮。一个常见的坑是参考单元的设计。存储阵列里通常需要一组参考单元用来提供读取时比较的基准电流或者基准电压。如果参考单元的布局跟阵列主体距离太远或者周围环境跟普通存储单元不一致参考值就会发生偏移进而影响读判断的准确性。正确做法是尽量让参考单元处在跟阵列单元相同的环境下并且布上足够多的冗余和校验机制。另一个容易忽视的点是电源分配网络。阵列的写入操作往往瞬时电流需求很大如果电源网络设计得不够强壮写入过程中会出现明显的电压塌陷导致写入不完整。在阵列规模比较大的情况下电源网络的IR Drop分析必须做到最坏情况仿真不能只看平均值。6.3 面向产品化的参数表要尽早定义做器件研究时大家习惯关注的是“能达到多少”但做产品时要关注的永远是“需要达到多少”。建议在你开始阵列设计的同时就着手梳理最终产品的规格参数表。比如目标容量是多少阵列功耗上限多少读写时间是多少数据保持年限多少接口协议是什么。这个规格表是很有用的工具它能反向指导你的器件选型、电路架构设计和工艺路线选择。就拿存储容量目标来说如果你目标只是32Kb的嵌入式存储许多阵列级难题可以简化处理但如果你目标是Gb级独立存储那么阵列规模、选择器方案、纠错机制、测试策略全都得重新审视。规格表还有一个作用就是让器件团队、设计团队、测试团队都围着同一个靶子使劲减少“各干各的”造成的返工。我在项目里见过很多次器件团队花了大力气把一个参数优化到极致但产品规格完全不关心那个参数而产品真正关心的参数器件团队却没有充分优化。这种资源错配往往就是缺少一份全局规格表导致的。7. 最后再说几句实在话回到标题这个问题“从单个器件到大规模阵列新型存储器还缺少什么”说到底缺的不是某一个具体的物理机制而是把“器件成果”转变成“产品系统”的一整套工程能力。单器件验证证明了物理上的可能性大规模阵列量产才真正考验材料、工艺、设计、测试各环节能不能协同咬合起来。我个人在实际操作中的体会是这个领域最稀缺的其实是既懂器件物理又懂电路设计还懂系统架构的复合型人才。很多时候问题不是某一个环节单独造成的而是环节和环节之间的接口出了问题。材料团队给的器件参数不完整、设计团队拿到的模型精度不够、测试团队用的方法不匹配这些接口缝隙积少成多最后都会反馈到良率上。如果你正在做新型存储器的器件研发或者阵列设计我的建议是尽早面向阵列思考问题用统计眼光看待器件参数尽早建立仿真和测试闭环。单个器件的成功只是漫长旅程的第一步真正的挑战永远在阵列那一侧。等你真正把一块大规模阵列调通、测稳、交付出去那种成就感也会比在探针台上测出一颗漂亮曲线要来得扎实得多。