做了快十年的电源和硬件设计我最大的体会是DC/DC布局做对了EMI真的会好很多。这句话听起来像废话但真到了项目里你会看到很多人还是把EMI整改当成玄学——先加磁珠再贴铜箔换滤波电容甚至打算给芯片加屏蔽罩折腾一大圈之后才想起来怀疑PCB Layout。这篇文章想聊的是思路和落地到底哪些位置值得花时间为什么这几个位置能决定辐射测试的成败。它适合正在画Buck、Boost、反激这类开关电源PCB的硬件工程师也适合那些“原理图很漂亮Layout之后EMI却超标”的初学者。我不打算堆理论推导主要讲我自己画板、改板过程中反复验证过的东西你拿去对照自己手头的板子应该能直接找到方向。1. 要害在“热环路”先搞清楚噪声是从哪里辐射出去的1.1 Buck变换器的两种“危机源”高di/dt环路与高dv/dt节点在分析布局之前先补一个非常基础但很容易被忽视的概念。拿Buck变换器举例当高边MOS导通时电流从输入电容出发经过高边MOS、电感再到输出电容当高边MOS关断之后低边MOS或者续流二极管导通电感电流继续流动。整个过程里输入电容、高边MOS、低边MOS共同构成的回路电流方向在每个开关周期内都会发生剧烈翻转这就是我们要盯住的高di/dt回路也叫“热环路”。这个环路里还有一个电压快速跳变的节点也就是高边MOS源极和低边MOS漏极相连的那个点一般叫SW节点或开关节点。它在输入电压和地之间来回跳变上升沿和下降沿通常只有几纳秒相当于一个很强的电场辐射源。热环路承载的是不连续的脉动电流是磁场辐射的主要来源SW节点则是电场耦合的主要来源。环路面积越大等效天线尺寸越大辐射出去的能量就越强。用个简单比喻帮助记忆环路就像一个敞口线圈di/dt是流过线圈的电流变化速度环路面积就是线圈绕的圈径。同样的驱动条件线圈绕得越大在远处感应的场就越强。所以Layout的核心思路说到底只有一句话把关键环路面积做到最小。1.2 为什么“改布局”能解决大量EMI问题源、路径、天线三段论关于EMI我一直习惯用“源、路径、天线”三段来排查。源是开关管的开关行为由芯片选型和电路拓扑决定到了Layout阶段已经没有太多可调整空间路径是电流回流走过的地平面、走线、过孔天线则是环路面积和过长、过宽的走线。路径和天线这两项都取决于布局所以布局优化本质上是在缩短天线尺寸。很多同事问我同样一颗芯片、同样的原理图为什么不同人画出来的板子EMI表现差那么多秘密就在这。芯片的dv/dt和di/dt是固定的你能改的是回流路径。比如输入电容离芯片太远热环路面积就是原始引脚环路面积再加上那一段走线面积相当于把天线拉长了好几倍把电容贴到芯片引脚旁边环路面积可能连原来的十分之一都不到辐射能量的下降会非常明显。这里也有一个定量的概念值得知道在远场区一个电流环的辐射电场强度大约与回路面积、电流大小以及频率的平方成正比。也就是说在其他条件不变的情况下环路面积缩小一半对应频点的辐射贡献量理论上最多可以下降6dB左右。这个数字很重要因为很多EMI超标其实只超出3到5dB你不需要什么高深操作把热环路面积压下去就够了。2. 输入端布局输入电容如何决定你EMI成绩的“下限”2.1 输入电容不是为储能而是为了“截断”热环路初学者特别容易把输入电容当成普通电源入口滤波电容来放觉得反正是输入端的退耦放远一点也没关系。但Buck的输入电流不是连续的它是一个脉冲电流开关周期内的高频分量非常丰富。这个电流不能让远端电源入口直接提供否则中间路径上的寄生电感会抗拒电流突变在VIN上产生明显的压降振铃。输入电容的真正任务是像一个“蓄水池”一样在开关管需要瞬时电流时在极近的距离提供低阻抗路径。具体来说这个低阻抗路径意味着更小的回路电感和更小的热环路面积。所以布局上输入电容必须紧贴IC的VIN和GND引脚这一点没有任何妥协余地。工程上的经验值是高频小电容到芯片引脚的距离控制在1到2毫米以内走线短而粗。如果芯片引脚间距允许让电容的端电极焊盘和IC的VIN焊盘几乎挨在一起效果最好。如果地脚在IC另一侧那就在电容正下方打一个过孔到内部地平面让高频电流垂直换层不要绕着一圈铜皮再入地。判断标准很简单从GND引脚出发经过输入电容地脚再回到热环路整个路径上有没有多余的水平走线有就说明环路面积没压到最小。2.2 高频电容与Bulk电容的“分工”每一层都要管对一般电路里会有Bulk电容比如10uF、22uF甚至更大也可能放一个0.1uF或者0.01uF的高频小电容。很多人不清楚这两者的分工随便排列结果高频小电容被大电容挡在外面。Bulk电容负责支撑平均电流和低频能量可以允许离得稍远一点但高频小电容才是阻断热环路的关键。理想顺序是从VIN引脚开始依次是高频小电容、Bulk电容、输入滤波电感或磁珠。为什么不能用一个大容量的MLCC代替高频小电容因为MLCC的自谐振频率和封装关系很大。一颗10uF的MLCC自谐振频率常常只有2到5MHz到了开关谐波所在的几十到几百兆赫兹区间它已经表现为感性阻抗反而升高滤不掉高频。而0402封装的0.1uF电容自谐振频率可以做到100MHz以上这才适合承接开关瞬态。这也是为什么那些设计经验丰富的人始终会在功率级引脚附近保留一颗小封装高频电容。输入侧加LC滤波也需要注意一个细节滤波电感要放在Bulk电容外侧而不是放在高频电容和IC的VIN脚之间。如果电感串在中间高频电流会被电感阻断热环路里面的瞬态电流就不得不绕更远的路EMI不降反升。3. 功率级布局开关节点、自举电容与续流路径的必修课3.1 SW节点电压跳变之处面积能小则小长度宜短不宜长说完了输入端再来看看功率级最容易出问题的SW节点。SW节点有两大特征一是电压快速跳变二是要流过全部电感电流。这两个需求其实是矛盾的前者希望面积小后者要求铜箔载流能力强。实际处理办法是做成“短而粗”的形状从IC的SW引脚到电感焊盘长度尽可能短宽度按负载电流估算、满足载流和温升即可不要故意铺成一大块多边形铜皮。很多工程师觉得铜皮越大散热越好于是把SW节点铺得很大整整一片铜结果整块铜皮变成了一个电场辐射板。同样一颗芯片SW铜箔的边缘尺寸和走线形状直接决定近场电场强度。我见过有人在SW节点下方加一堆过孔阵列美其名曰散热实际上形成了一个个微型环路噪声一点没少。正确思路是把SW节点控制在必要的载流范围内靠多个过孔连接内层来散热而不是靠水平方向上的大面积铺铜。电感的摆放位置同样值得花心思。电感本身就是磁储能元件即便用屏蔽式电感它周围仍然会存在漏磁。电感下方如果有大面积覆铜容易感应出涡流既增加损耗又可能带来附加噪声。对于屏蔽式功率电感可以适当注意电感下方地平面的铺铜范围如果是非屏蔽电感这一点更加重要。3.2 自举电容最容易被忽视的高频路径高边驱动需要自举电路对外表现就是一颗自举电容接在BOOT和SW之间。这个电容每个开关周期都会充电、放电为高边MOS的栅极驱动提供能量。自举电容和BOOT引脚、SW引脚之间形成了一个纳秒级别的充放电回路虽然能量不大但电流变化极快di/dt同样不可小觑。如果自举电容放得比较远比如放在IC背面还要拐几个弯或者中间隔了过孔回路电感会明显变大后果是栅极驱动信号出现振铃高边MOS的开关边沿变差振铃能量直接耦合进SW节点。所以布局上自举电容要靠近BOOT和SW引脚距离越近越好。很多控制器的参考设计图会把自举电容放在芯片引脚旁边这不是随手画的位置而是经过实际验证的低电感位置。如果板面空间确实紧张必须把自举电容放在IC背面也要尽量让BOOT和SW的两个过孔紧挨着让电容焊接在引脚正下方的背面通过垂直过孔直接馈电。这样虽然走了一段过孔但三维环路体积仍然比较小比在顶层绕一圈再回到引脚要好得多。3.3 续流路径与低边MOS的地弹控制同步Buck在死区时间里由低边MOS导通续流随后高边MOS再导通这个切换过程中低边MOS源极、输入电容地极和IC地脚之间会出现高速换向电流。如果这几个地节点之间阻抗不一致就会产生地弹表现为VIN与GND之间的压降噪声直接影响输入端口。处理办法还是回到环路最小化输入电容地脚要尽量靠近低边MOS的源极两者之间的铜箔或过孔阻抗要足够低。对内部集成了低边MOS的单芯片Buck来说这个点容易被忽略因为看起来所有引脚都在芯片上但如果你把输入电容放在远离低边MOS源极的那一侧实际上相当于用PCB走线拉长了内部功率MOS地到输入电容地之间的路径。画板时留意一下芯片数据手册里功率地引脚的分布尽量让输入电容地回路与功率地引脚取向一致。4. 反馈与地控制信号线的“第二战场”4.1 反馈分压电阻与FB走线的三条红线FB引脚一般是高阻抗采样点最容易受到开关噪声干扰。如果FB走线较长且没有保护它会像天线一样拾取SW节点和电感周围的电场噪声轻则让输出电压精度变差重则导致开关频率异常产生不规律的抖动噪声。所以反馈走线在Layout里的优先级其实应该和功率回路同等对待。我自己归纳了三条红线画完板子可以逐条检查第一分压电阻要贴着FB引脚放让FB引脚到分压点的距离尽量短。不要出现那种FB引脚先绕出去一段再碰电阻的走法。 第二FB走线不要穿越热环路也不要从SW节点或电感下方经过。尤其不要和SW走线平行超过几毫米那样耦合出来的噪声相当可观。 第三采样点要放在输出电容上。从输出电容正极直接采样路径最短功率噪声也相对平滑。如果必须要做长距离反馈比如远端采样建议把反馈信号走内层上下两层都是完整地平面形成类似带状线的结构并在进入FB引脚前加一阶RC滤波。不过要注意滤波会引入额外延迟环路响应速度会受到限制这种折中需要和稳定性设计一起评估。4.2 接地设计星型接地、地平面与“假地”功率地的设计容易走两种极端。一种是什么地方都搞星型接地以为地线像树杈一样分开就万事大吉另一种是什么都铺铜但是功率地、信号地、外壳地混在一起毫无章法。实际上星型接地主要适合低频模拟电路开关电源的功率回路需要的是大面积低阻抗地平面让高频回流电流能够就近找到一个稳定的参考面。多层板比较推荐的做法是顶层摆放元件和功率走线第二层作为完整地平面第三层走信号底层再铺地平面。顶层各功率地节点、信号地节点分别打过孔接到第二层地平面而不是先在顶层串联一段再统一入地。实际项目中我见过最多的问题是一种“假地”表面上每颗电容都打了过孔但多个功率地节点共用一个过孔或者电容地脚先用一段细走线接到IC地脚再一起打过孔到内层。这种设计并没有真正缩小热环路高频回流电流被迫绕了一段水平铜皮环路面积又被拉大了。判断标准还是那条输入电容地脚到IC地脚再到低边MOS源极这段路径上有没有多余的水平走线有就需要优化。至于“模拟地、数字地要不要分开”的争论在DC/DC布局的场景里我强烈不建议在电源芯片附近割裂地平面。地平面被切开之后回流电流会绕道环路面积反而变大。真正需要分开的是一些极低电平的模拟信号地那是信号处理电路部分的事和功率开关回路不能混为一谈。5. 实测复盘两次布局改动频谱仪的读数差多少5.1 原始布局的症状与可疑点位纸上讲十遍不如实测一次。之前有一个项目12V转5V、4A输出开关频率500kHz用的是两层板。预扫描阶段80MHz到110MHz这个频段总是压不下来最严重的点超标了8dB左右。当时第一反应是加输出共模扼流圈但把近场探头在板子上扫了一圈之后我彻底打消了这个念头——热源非常集中问题明显出在功率级布局而不是后级滤波不足。可疑点位有四个。第一输入电容距离IC引脚超过6毫米热环路面积明显太大第二SW节点铜箔又宽又长电感焊盘附近还连着一大块铜皮第三自举电容放在IC背面较远的位置栅极驱动回路靠着过孔绕了一大圈第四反馈走线刚好从SW节点下方穿过还有一小段和电感平行等于把噪声直接引进了反馈引脚。这四条加在一起想不超标都难。最直接的办法不是加磁珠而是把布局按热环路最小化的思路重来一遍。5.2 布局修改清单与等效电路解释改动方案和常规Layout指南差别不大但每一步都要清楚为什么改。第一在芯片VIN和GND脚旁边增加一颗100nF、0402封装的高频电容距离控制在一毫米左右原远处的大容量电容仍然保留做Bulk。这颗小电容相当于直接在功率级面前“架短路”让开关瞬态电流不必经过远端路径回流到输入端口。第二把SW节点铜箔修窄长度从原来的15毫米以上压缩到8毫米左右宽度按4A电流密度核算后保留。这样可以保证载流能力的同时减少SW节点作为电场辐射板的面积。第三自举电容挪到IC背面的BOOT与SW引脚正下方两个过孔紧邻尽量压小栅极驱动回路的包围面积。第四反馈电阻紧贴FB引脚放置FB走线改到第二层两侧走地线包边。这个改动的目的不是让信号“看起来规范”而是避免SW节点产生的电场直接耦合到高阻反馈线上。这次修改只动了Layout原理图没改一个元件值。有时候实话实说如果原始布局太差光是第一项输入电容的位置改动就能贡献出绝大部分改善。5.3 修改后的测试结果对比在同一套测试条件下辐射频谱的改善非常直观。以某个民用标准的限值为参考该频段准峰值限值是34dBμV/m修改前的数据在几个关键频点都顶着限值甚至超标修改后的整体余量都在5dB以上。频点修改前峰值修改后峰值改善量88MHz40.6 dBμV/m27.3 dBμV/m-13.3 dB98MHz42.1 dBμV/m26.5 dBμV/m-15.6 dB108MHz39.8 dBμV/m25.9 dBμV/m-13.9 dB120MHz36.5 dBμV/m24.2 dBμV/m-12.3 dB传导发射端也有变化但不像辐射改善得这么剧烈因为传导段更多由输入滤波器、共模电感这些前端器件决定开关频率基波的改善幅度是比较有限的。如果前面的输入滤波元件数量不够指望layout去扛传导也不现实。6. 处理争议与验证手段布局是否到位如何自己确认6.1 两种经常被误解的“布局原则”到实际项目里有两条被反复误解的原则需要澄清。一个是“地平面必须分割”。很多工程师一遇到EMI问题就想着把地平面切开但切开之后高频回流路径常常被拉长EMI不降反升。我自己的结论是开关电源布局里优先保住完整地平面不要动第二层地只有在高敏感模拟电路隔离需求明确时才慎用分割。另一个是“SW覆铜大一点能增强散热”。散热主要靠过孔热阻和与地平面的连接不是靠让SW节点在水平方向上越铺越大。真要解决散热可以在芯片SW引脚附近阵列式打过孔让热量传递到内层同时限制SW铜箔的水平范围。6.2 用近场探头和频谱仪评估布局效果还没有条件进电波暗室的时候近场探头是最直接的排查工具。你可以用频谱分析仪配近场探头分别在SW引脚、输入电容、电感焊盘附近扫描记录峰值变化。对比两个版本的板子同一位置场强差8到12dB是经常出现的事。我一般会在原理图阶段就在关键位置预留测试点比如SW、VIN、GND、反馈点方便后面探头定位。如果你改完布局但频谱仪读数没有明显变化先检查两个地方输入电容地脚的过孔是否真的位于电容封装正下方反馈走线是不是仍然贴着SW节点。很多时候你觉得改了很多实际上热环路一点没变小因为过孔位置错了回流电流还是绕远路。还有一个很实用的辅助手段看SW节点的振铃波形。用示波器探头配合极短接地弹簧测量SW对地波形振铃幅度越小、振荡频率越高通常意味着回路寄生电感越小layout改动是有效的。这个方法比来回跑暗室快得多很适合在日常设计迭代里做快速判断。画板子这件事很多工程师觉得费神其实把核心思路理清楚之后并不复杂输入电容放对位置、SW节点短而粗、自举电容贴紧引脚、反馈走线避开热区。真按这个顺序逐项检查下来一版板子也就多花半小时。但就是这半小时经常能省掉后面一整周的EMI整改时间还能让功耗、稳定性和噪声同时受益。我自己的习惯是画完Layout之后先不急着发板对着这几项关键点过一遍等要复查的时候心里就有底了。