简介SIwave中文培训手册.pdf 面向从事高速PCB设计的工程师与初学者聚焦信号完整性、电源完整性及EMI/EMC仿真这一核心难题。手册从现代PCB设计挑战切入系统讲解传输线、特性阻抗、反射系数、截止频率、S参数、同步开关噪声、PDS目标阻抗与去耦电容等基础概念并梳理SI/PI与EMI之间的内在联系。随后进入软件实操层面涵盖PCB数据导入与检查、层叠设计、平面分割、去耦电容添加、参数设置与谐振分析等前仿真流程以及布线后的PI仿真、阻抗分析、传导干扰与电压噪声测量、DCIR压降仿真、TDR、串扰、差分信号参数提取与眼图仿真最后延伸至远场辐射分析与频变源处理。资源包为1个PDF文件约4.66MB目录结构完整、章节编号清晰便于按模块查阅。目前已有3541人学习适合希望系统掌握SIwave操作与高速PCB仿真排错思路的读者参考。1. 从一份 SIwave 中文培训手册说起电源完整性仿真到底该怎么上手很多做硬件设计的工程师第一次接触 SIwave都是被项目里的电源噪声问题逼出来的。板子打回来DDR 跑不稳FPGA 内核电压纹波超标实验室里拿示波器戳了半天也定位不到根因这时候才想起来要做电源完整性仿真。SIwave 中文培训手册.pdf 这类资料之所以被反复搜索本质上是因为大部分人卡在同一个地方知道要做 PI 仿真但不知道从哪一步开始参数怎么设结果怎么判断。这份手册类资料的价值不在于教你点按钮而在于把「建模—激励—扫描—判据」这条链路讲清楚。它适合三类人刚接手高速板 layout 的 SI 工程师、需要做电源阻抗评估的硬件负责人、以及想把仿真纳入设计流程的 PCB 设计者。如果你手上正好有一块多层板要评估 PDN 阻抗接下来的内容可以直接照着走。2. 用 SIwave 做 PDN 阻抗扫描从叠层导入到电容模型配置2.1 为什么 PDN 阻抗是电源完整性的第一指标电源完整性的核心问题可以归结为一句话芯片需要的电流能不能在足够短的时间内、以足够小的电压波动从 VRM 送到 die。电压波动 ΔV 等于电流变化 ΔI 乘以 PDN 阻抗 Z所以控制 PDN 阻抗就是控制电压噪声。目标阻抗的经典公式是 Z_target (允许纹波百分比 × 供电电压) / (0.5 × 最大瞬态电流)。举个例子1.0V 内核供电允许 5% 纹波最大瞬态电流 10A那么 Z_target (0.05 × 1.0) / (0.5 × 10) 10mΩ。这个数字意味着从 DC 到几百 MHz 的频段内PDN 阻抗都要压在这条线以下。SIwave 的阻抗扫描就是把这个 Z 随频率变化的曲线算出来让你看到在哪个频点超标然后决定加电容还是改平面。常见做法是先确认叠层和材料参数再导入 PCB然后设置端口和激励。很多人跳过叠层检查直接跑仿真结果谐振峰位置完全对不上实测这就是血泪经验的来源。叠层里的介质厚度、Dk、Df 直接决定平面电容和传输特性铜箔粗糙度影响高频损耗这些参数在 SIwave 里都要手动确认不能指望默认值。2.2 导入叠层与 PCB 的完整操作步骤第一步是把 PCB 文件转成 SIwave 能吃的格式。常见做法是用 Ansys 自家的 EDB 或者直接导入 ODB、IPC-2581。如果只有 Allegro 的 brd 文件需要先导出 ODB。导入之后第一件事是检查叠层在 Stackup 编辑器里逐层核对介质厚度和材料。# 以 ODB 导入为例假设文件在 ./odb_board 目录下 # 启动 SIwave 后通过命令行批处理模式导入适用于自动化流程 siwave -batch -import odb \ -odb_path ./odb_board \ -output ./project.aedt \ -stackup_check true这段命令做的是批处理导入-odb_path 指向 ODB 目录-output 指定生成的工程文件-stackup_check 打开叠层校验。实际项目中我一般会先手动导入一次确认叠层无误后再写批处理脚本避免批量跑的时候参数错了没人发现。导入后要检查三件事平面层是否被正确识别为负片、过孔是否连通、焊盘是否被误删。SIwave 有时候会把散热焊盘当成普通铜皮处理导致电容焊盘和平面之间的连接阻抗算错。遇到这种情况需要在 Padstack 里手动指定焊盘类型。2.3 电容模型怎么配从理想电容到实测 S 参数PDN 上的去耦电容不是理想器件ESL 和 ESR 决定了它在高频段的阻抗。SIwave 自带电容库但库里的模型往往只有几个典型值实际项目用的电容型号可能不在里面。常见做法是从厂商网站下载 S 参数模型或者 SPICE 模型然后导入。# 用 Python 脚本批量生成 SIwave 可识别的电容模型配置文件 # 假设从厂商下载的 S 参数文件命名格式为 GRM155R61A104KA01.s2p import os cap_list [ {part: GRM155R61A104KA01, value: 0.1uF, esl: 0.5nH, esr: 30mOhm}, {part: GRM188R61A225KA01, value: 2.2uF, esl: 0.7nH, esr: 10mOhm}, {part: GRM31CR61A476KA01, value: 47uF, esl: 1.2nH, esr: 5mOhm}, ] template CAP_MODEL NAME {part} VALUE {value} ESL {esl} ESR {esr} S_PARAM_FILE ./s2p/{part}.s2p END for cap in cap_list: filename f./cap_models/{cap[part]}.mdl with open(filename, w) as f: f.write(template.format(**cap)) print(f生成模型文件: {filename})这段脚本把电容的型号、容值、ESL、ESR 和 S 参数文件路径写成一个模型描述文件SIwave 可以批量读取。参数说明ESL 和 ESR 如果 S 参数文件里已经包含这里填的是标称值用于低频段补充S 参数文件覆盖高频段两者拼接后得到全频段模型。注意 S 参数的参考阻抗通常是 50Ω而 PDN 阻抗是毫欧级SIwave 会自动做阻抗变换但前提是端口设置正确。电容在板上的位置和过孔长度对高频阻抗影响极大。一个 0402 电容放在离芯片 5mm 远的地方过孔深度 1.6mm它的有效去耦频率上限可能只有几十 MHz。我一般会在仿真前先算一下安装电感L_mount ≈ 过孔电感 走线电感过孔电感大约 1nH/mm走线电感大约 0.3nH/mm。如果安装电感超过 1nH这个电容对 100MHz 以上的噪声基本没用。2.4 端口设置与阻抗扫描参数端口设置是 PDN 仿真的关键。VRM 端要设一个端口芯片电源引脚端要设一个端口扫描范围通常从 10kHz 到 1GHz。SIwave 里用 Port 工具在平面之间加端口VRM 端加在 VRM 输出电容和平面连接处芯片端加在 die 焊盘对应的平面位置。扫描设置里要注意频率步进。对数扫描每十倍频程 50 到 100 个点比较合适点太少会漏掉谐振峰点太多浪费时间。我一般用 10kHz 到 1GHz每十倍频程 80 个点跑一次大概几分钟到十几分钟取决于板子复杂度。# SIwave 批处理阻抗扫描配置示例 siwave -batch -solve \ -project ./project.aedt \ -analysis PDN Impedance \ -freq_start 1e4 \ -freq_stop 1e9 \ -points_per_decade 80 \ -port_vrm VRM_OUT \ -port_die VCC_CORE \ -output ./results/pdn_z.csv参数说明-freq_start 和 -freq_stop 是扫描频段-points_per_decade 控制分辨率-port_vrm 和 -port_die 指定两个端口。输出 CSV 里包含频率和阻抗幅值可以直接用 Python 画图对比 Z_target。跑完之后看结果如果某个频点阻抗超标先看是电容不够还是平面谐振。平面谐振的典型特征是阻抗峰很尖频率由平面尺寸和介质厚度决定。加电容对平面谐振效果有限需要改平面形状或者加损耗材料。3. 谐振峰定位与去耦方案迭代从仿真结果到实际改板3.1 读懂阻抗曲线里的三个关键区域PDN 阻抗曲线通常分三段低频段由 VRM 和大容量电容主导中频段由陶瓷电容和平面电容主导高频段由芯片封装和 die 电容主导。低频段阻抗高说明 VRM 环路响应慢或者大电容不够中频段有尖峰说明电容谐振或者平面谐振高频段翘起来说明封装电感太大板级去耦已经无能为力。我一般会先把仿真曲线和 Z_target 画在一起标出超标频段然后逐个频段排查。低频超标先看 VRM 模型是不是太理想实际 VRM 的环路带宽有限SIwave 里可以导入 VRM 的 SPICE 模型来模拟真实响应。中频超标先看电容组合不同容值的电容并联会在某个频率产生反谐振峰这是玄学也是数学容值相差 100 倍以上的电容并联容易出问题。3.2 电容组合优化用脚本做参数扫描手动试电容组合效率太低常见做法是写脚本做参数扫描。SIwave 支持通过 API 或者批处理修改电容配置然后重新跑仿真。# 电容组合参数扫描遍历不同容值组合找出阻抗最低的方案 import subprocess import itertools import csv cap_values [0.1uF, 1uF, 10uF, 100uF] positions [C1, C2, C3, C4, C5] results [] # 简化示例只扫描三种容值的组合实际项目可以更细 for combo in itertools.combinations_with_replacement(cap_values, 3): # 生成配置文件 config f./configs/combo_{_.join(combo)}.txt with open(config, w) as f: for i, val in enumerate(combo): f.write(f{positions[i]} {val}\n) # 调用 SIwave 批处理 cmd [ siwave, -batch, -solve, -project, ./project.aedt, -cap_config, config, -output, f./results/{_.join(combo)}.csv ] subprocess.run(cmd, checkTrue) # 读取结果计算 10kHz-1GHz 内最大阻抗 max_z 0 with open(f./results/{_.join(combo)}.csv) as f: reader csv.DictReader(f) for row in reader: z float(row[impedance]) if z max_z: max_z z results.append((combo, max_z)) print(f组合 {combo} 最大阻抗: {max_z:.2f} mOhm) # 按最大阻抗排序 results.sort(keylambda x: x[1]) print(\n最优组合:) for combo, max_z in results[:5]: print(f {combo}: {max_z:.2f} mOhm)这段脚本遍历电容组合每次生成配置文件后调用 SIwave 跑仿真最后按最大阻抗排序。参数说明cap_values 是可选容值列表positions 是板上可放置电容的位置编号实际项目中位置数量可能几十个组合数会爆炸需要先做灵敏度分析筛掉影响小的位置。我一般先用单电容扫描找出关键位置再对这些位置做组合优化。3.3 平面谐振分析看场分布而不是只看曲线阻抗曲线上的尖峰不一定都是电容问题平面谐振也会产生尖峰。SIwave 可以输出平面电压分布云图看谐振频率下平面上的电压驻波模式。如果发现某个区域电压波动特别大说明那里是谐振腹点需要加电容或者改平面分割。常见做法是在谐振频率下看场分布然后在该区域加去耦电容。注意电容要放在腹点附近才有效放在节点附近等于白放。这一点和天线设计里的驻波概念类似很多 SI 工程师第一次看场分布图会懵其实就是平面腔体模式的可视化。4. 避坑与排查SIwave 电源仿真里最容易翻车的五个地方4.1 叠层参数用默认值导致谐振频率偏移现象仿真出来的谐振峰在 200MHz实测在 150MHz差了 25%。原因叠层介质厚度或者 Dk 用了默认值实际板材的 Dk 在 GHz 频段会随频率变化而且不同批次的板材 Dk 有公差。解决从板材厂商拿到宽频 Dk/Df 曲线在 SIwave 里用频率相关材料模型不要用单一 Dk 值。如果拿不到曲线至少用厂商提供的标称值并在报告里注明公差范围。4.2 电容模型只有理想容值没有 ESL/ESR现象仿真显示加电容后阻抗降得很低实测纹波没改善。原因电容模型只填了容值ESL 和 ESR 默认为零导致高频段阻抗被严重低估。解决每个电容都要有 ESL 和 ESR最好用厂商 S 参数模型。如果只能用 SPICE 模型确认模型里包含封装电感。我一般会检查模型文件的频率范围低于 100MHz 的模型不要用在高频仿真里。4.3 端口设置位置不对导致阻抗曲线整体偏移现象仿真阻抗比实测低一个数量级。原因VRM 端口加在了平面边缘而不是 VRM 实际输出位置芯片端口加在了过孔而不是 die 焊盘。解决VRM 端口加在 VRM 输出电容的焊盘上芯片端口加在最靠近 die 的平面位置。如果封装模型可用把封装也导入端口加在 die 端。端口位置差几毫米低频阻抗可能差几倍。4.4 忽略过孔和焊盘的电感导致高频段失真现象高频段仿真阻抗比实测低很多。原因过孔和焊盘的电感没有正确建模SIwave 默认的过孔模型可能过于理想。解决在 Padstack 里确认过孔镀铜厚度和孔径必要时手动添加过孔电感。对于关键电容可以用 3D 提取工具单独算安装电感然后以集总元件形式加入。高频段500MHz板级仿真精度本来就有限不要过度解读。4.5 仿真频率范围设太窄漏掉关键谐振现象仿真结果看起来达标实测在 800MHz 有噪声。原因扫描只到 500MHz漏掉了高频谐振。解决扫描范围至少到 1GHz如果芯片工作频率高或者有高速接口扫到 2GHz 甚至更高。高频段仿真精度下降是正常的但至少能看到趋势知道哪里需要加电容或者改布局。5. 把 SIwave 仿真嵌进设计流程一个可复用的检查清单5.1 从 layout 完成到仿真报告的最小闭环仿真不是跑一次就完事要嵌进设计流程才有价值。我一般会在 layout 完成 80% 的时候跑第一次 PDN 仿真这时候平面和电容位置基本定了改起来还来得及。仿真报告里至少包含Z_target 计算过程、阻抗曲线、超标频点、电容配置表、平面谐振场图、改板建议。报告不用长但要能让 layout 工程师看懂哪里改、怎么改。一个可复用的检查清单检查项通过标准常见问题叠层参数与板材规格书一致Dk 用默认值电容模型含 ESL/ESR 或 S 参数只有容值端口位置VRM 和 die 端准确加在平面边缘扫描范围10kHz-1GHz 以上只到 500MHz阻抗判据全频段低于 Z_target只看低频谐振分析场图确认腹点只看曲线5.2 用 Python 做仿真结果自动判读每次手动看曲线效率低我一般会写个脚本自动判读。脚本读取 SIwave 输出的 CSV对比 Z_target标出超标频点然后生成一个简短的文本报告。# 自动判读 PDN 阻抗仿真结果 import csv Z_TARGET 0.010 # 10 mOhm def check_impedance(csv_file): violations [] with open(csv_file) as f: reader csv.DictReader(f) for row in reader: freq float(row[frequency]) z float(row[impedance]) if z Z_TARGET: violations.append((freq, z)) if not violations: print(全频段达标) return print(f超标频点 {len(violations)} 个:) # 按频率分组每十倍频程汇总一次 for freq, z in violations: if freq 1e5: band 10k-100kHz elif freq 1e6: band 100kHz-1MHz elif freq 1e7: band 1-10MHz elif freq 1e8: band 10-100MHz else: band 100MHz-1GHz print(f {band}: {freq/1e6:.2f} MHz, {z*1000:.2f} mOhm) check_impedance(./results/pdn_z.csv)这段脚本读取阻抗 CSV逐点对比 Z_target按频段汇总超标情况。参数说明Z_TARGET 根据实际供电电压和电流计算不同电源轨不同频段划分是为了快速定位问题区域低频超标查 VRM中频查电容高频查封装。脚本输出可以直接贴进仿真报告省去手动整理的时间。5.3 一个我反复用的习惯每次仿真前先花十分钟确认三件事叠层对不对、电容模型全不全、端口位置准不准。这三件事检查完仿真结果基本不会离谱。仿真跑完不要只看曲线一定要看场分布曲线告诉你哪里有问题场图告诉你为什么有问题。最后仿真报告里一定要写清楚哪些是仿真置信度高的结论哪些是仅供参考的趋势别让 layout 工程师把仿真当实测用。希望帮到你。本文还有配套的精品资源点击获取